一种半导体器件及其形成方法技术

本发明专利技术实施例提供了一种半导体器件及其形成方法。本发明专利技术实施例通过形成交替堆叠的第一鳍部材料层和第二鳍部材料层，使得在刻蚀工艺中，第一鳍部材料层相对于第二鳍部材料层具有高的刻蚀选择比。由此形成的栅极结构具有不同的宽度，达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。

A semiconductor device and its forming method

【技术实现步骤摘要】
一种半导体器件及其形成方法
本专利技术涉及半导体
，尤其涉及一种半导体器件及其形成方法。
技术介绍
随着集成电路的发展，集成芯片的尺寸不断减小，对于器件的结构的要求也越来越高。在先进的集成电路中，传统的平面结构器件已经很难满足电路设计的需要。因此，非平面结构的器件应运而生，包括绝缘体上硅(SOI，SiliconOnInsulator)、双栅、多栅以及鳍式场效应晶体管(FinField-EffectTransistor，Fin-FET)等。然而，现有的半导体器件容易出现电流分布不均的现象，由此影响半导体器件的可靠性。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体器件及其形成方法，解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。根据本专利技术实施例的第一方面，提供一种半导体器件的形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；图案化所述堆叠结构形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；形成横跨所述鳍部的伪栅结构；回刻蚀所述伪栅结构两侧的鳍部，露出第一鳍部材料层的侧面；选择性刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；形成覆盖所述第一鳍部材料层两侧的侧墙；在所述鳍部的两侧生长源漏区；形成覆盖所述源漏区、伪栅结构外壁以及所述半导体衬底的层间介质层；r>移除所述伪栅结构；通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，所述多个孔中的至少部分具有不同的宽度；在所述伪栅结构原来所在位置以及所述孔中形成栅极结构。进一步地，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次增大。进一步地，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次减小。进一步地，所述形成覆盖第一鳍部材料层两侧的侧墙包括：沉积侧墙材料填充鳍部中所述第二鳍部材料层之间的缝隙；回刻蚀所述侧墙材料以露出第二鳍部材料层的侧面。进一步地，所述第一鳍部材料层的材料为硅锗，所述第二鳍部材料层的材料为硅。进一步地，每层第一鳍部材料层中锗的百分含量不同。根据本专利技术实施例的第二方面，提供一种半导体器件，包括：半导体衬底；鳍部，所述鳍部在高度方向上间隔设置有多个第二鳍部材料层，所述第二鳍部材料层之间具有多个孔，至少部分所述孔具有不同的宽度；侧墙，所述侧墙位于所述孔的两侧；栅极结构，所述栅极结构横跨所述鳍部并填充所述鳍部中的孔中；源漏区，所述源漏区位于所述鳍部的两侧。进一步地，所述孔的宽度由下至上依次增大。进一步地，所述孔的宽度由下至上依次减小。进一步地，所述不同孔两侧的侧墙的宽度不同。本专利技术实施例通过形成交替堆叠的第一鳍部材料层和第二鳍部材料层，使得在刻蚀工艺中，第一鳍部材料层相对于第二鳍部材料层具有高的刻蚀选择比。由此形成的栅极结构具有不同的宽度，达到控制鳍部上电流分布的效果。解决半导体器件中电流分布不均的现象，并提高半导体器件的可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：图1是对比例的半导体器件的三维示意图；图2-图3是对比例的半导体器件的剖面示意图；图4是本专利技术实施例的半导体器件的形成方法的流程图；图5-图31是本专利技术实施例的半导体器件的形成方法的各步骤形成的结构的示意性剖视图；图32-图35是本专利技术实施例的半导体器件的结构的示意性剖视图。具体实施方式以下基于实施例对本专利技术进行描述，但是本专利技术并不仅仅限于这些实施例。在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。为了避免混淆本专利技术的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本专利技术的描述中，除非另有说明，“多层”的含义是两层或两层以上。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。所述“侧壁”为除顶面和底面以外的表面，如“覆盖栅极结构的侧壁”表示覆盖栅极结构的正面、背面、左侧面和右侧面。所述“横跨”是指，如伪栅结构横跨鳍部，表示所述伪栅结构覆盖鳍部的部分顶部表面和部分侧壁表面，并且伪栅结构和鳍部具有交叉的位置关系，伪栅结构的高度大于鳍部的高度。图1是对比例的栅极结构的三维示意图，图2是图1沿AA’线的剖面示意图，图3是图1沿BB’线的剖面示意图，如图1-图3所示，半导体衬底100a上形成有鳍部10a，其中，所述鳍部10a中有垂直方向分布的三个孔11a，每个孔11a两侧有侧墙12a。栅极结构20a横跨所述鳍部10a，并且栅极结构20a填充所述鳍部10a中的孔11a，隔离墙21a覆盖栅极结构20a的侧壁。其中，所述栅极结构20a中包括栅介质层(图中未示出)和栅导电层(图中未示出)。在隔离墙21a两侧有与鳍部连接的源漏区13a。浅沟槽隔离结构14a覆盖半导体衬底100a。在对比例中，每个孔11a的尺寸相同，鳍部10a可以看做是三条互不连接的纳米线，所述纳米线被栅极结构20a包围，所述纳米线作为半导体器件的电流沟道，电流经由纳米线在源漏区13a之间流动。但是，由于电流流经鳍部上端的纳米线时，电流的流通路径最短，且该过程中电阻较低，导致电流集中在鳍部上端，分布不均，会产生本文档来自技高网...

【技术保护点】
1.一种半导体器件的形成方法，其特征在于，包括：/n提供半导体衬底；/n在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；/n图案化所述堆叠结构以形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；/n形成横跨所述鳍部的伪栅结构；/n回刻蚀所述伪栅结构两侧的鳍部，露出第一鳍部材料层的侧面；/n刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；/n形成覆盖所述第一鳍部材料层两侧的侧墙；/n在所述鳍部的两侧生长源漏区；/n形成覆盖所述源漏区、伪栅结构外壁以及所述半导体衬底的层间介质层；/n移除所述伪栅结构；/n通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，至少部分所述孔具有不同的宽度；/n在所述伪栅结构原来所在位置以及所述孔中形成栅极结构。/n

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括交替堆叠的多个第一鳍部材料层与多个第二鳍部材料层；
图案化所述堆叠结构以形成鳍部，所述鳍部中包括交替叠置的第一鳍部材料层和第二鳍部材料层；
形成横跨所述鳍部的伪栅结构；
回刻蚀所述伪栅结构两侧的鳍部，露出第一鳍部材料层的侧面；
刻蚀鳍部中的第一鳍部材料层以使得鳍部中至少部分第一鳍部材料层具有不同的宽度；
形成覆盖所述第一鳍部材料层两侧的侧墙；
在所述鳍部的两侧生长源漏区；
形成覆盖所述源漏区、伪栅结构外壁以及所述半导体衬底的层间介质层；
移除所述伪栅结构；
通过选择性刻蚀去除所述第一鳍部材料层，以在所述鳍部中形成多个孔，至少部分所述孔具有不同的宽度；
在所述伪栅结构原来所在位置以及所述孔中形成栅极结构。


2.根据权利要求1所述的形成方法，其特征在于，所述刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的宽度由下至上依次增大。


3.根据权利要求1所述的形成方法，其特征在于，所述选择性刻蚀鳍部中的第一鳍部材料层具体为：
选择性刻蚀所述第一鳍部材料层使得各第一鳍部材料层刻蚀后的...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：天津;12