三维存储器及其制备方法技术

本申请公开了一种三维存储器及其制备方法。三维存储器的制备方法包括:提供衬底；在衬底上形成隔离层；在三维存储器中形成包括阻挡层与半导体层的存储结构；其中，阻挡层围设在半导体层的周边；刻蚀所述存储结构朝向衬底的一侧，以暴露出半导体层；沿暴露出的半导体层形成第一半导体结构；其中，第一半导体结构连接半导体层，且至少部分隔离层位于衬底与第一半导体结构之间。本申请提供的三维存储器的制备方法分步形成半导体结构，提高三维存储器的良率。

Three dimensional memory and its preparation

【技术实现步骤摘要】
三维存储器及其制备方法
本申请涉及半导体制造
，尤其涉及一种三维存储器及其制备方法。
技术介绍
三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，通常包括衬底以及位于衬底上的堆叠结构。三维存储器的工艺制备过程中，需要先在堆叠结构内形成贯穿堆叠结构的多个沟槽，然后通过沟槽沿衬底及存储结构外延生长形成“L”形状半导体结构。但是，在外延生长形成“L”形状半导体结构的过程中，存在半导体结构生长不良及不均匀的问题，导致制备三维存储器的可靠性低。
技术实现思路
基于上述半导体结构生长不均一的问题，本申请提供了一种三维存储器的制备方法，在沿存储结构形成第一半导体结构的过程中，衬底上设有隔离层，避免存储结构与衬底一起形成半导体结构而导致形成的半导体结构不均一，从而提高制备三维存储器的可靠性。第一方面，本申请提供了一种三维存储器的制备方法。三维存储器的制备方法包括：提供衬底；在所述衬底上形成隔离层；在所述隔离层远离所述衬底的一侧形成堆叠结构层，且在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构；其中，所述阻挡层围设在所述半导体层的周边；刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层；沿暴露出的所述半导体层形成第一半导体结构；其中，所述第一半导体结构连接所述半导体层，且至少部分所述隔离层位于所述衬底与所述第一半导体结构之间。在一种实施方式中，在所述“沿暴露出的所述半导体层形成第一半导体结构”之后或之前，所述制备方法还包括：去除所述隔离层，以暴露出所述衬底；沿暴露出的所述衬底形成第二半导体结构；其中，所述第二半导体结构连接所述第一半导体结构。在一种实施方式中，在所述“在所述衬底上形成隔离层”之后，且在所述“在所述隔离层远离所述衬底的一侧形成堆叠结构层”之前，所述制备方法还包括：在所述隔离层上形成牺牲层；在所述“刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层”之前，所述制备方法还包括：刻蚀所述牺牲层，以暴露出所述存储结构邻近所述衬底的一侧。在一种实施方式中，所述“在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构”包括：刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的沟道孔；沿所述沟道孔的侧壁形成阻挡层；在所述沟道孔内形成半导体层。在一种实施方式中，在所述“在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构”之后，且在所述“刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层”之前，所述制备方法还包括：刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的沟槽；在所述沟槽的槽壁上形成保护层；刻蚀所述沟槽底部的保护层，以露出所述牺牲层或所述隔离层；其中，在刻蚀所述牺牲层的过程中，所述沟槽侧壁的保护层用于保护所述堆叠结构层。在一种实施方式中，在所述“沿暴露出的所述衬底形成第二半导体结构”之前，所述制备方法还包括：去除所述沟槽侧壁上的保护层。在一种实施方式中，在所述“沿暴露出的所述衬底形成第二半导体结构”之后，所述制备方法还包括：通过所述沟槽将所述堆叠结构层中的导电层置换为栅极层。在一种实施方式中，所述存储结构包括依次层叠设置的阻挡层、存储层、隧穿层以及半导体层。在一种实施方式中，所述隔离层的厚度大于所述阻挡层及所述隧穿层的厚度之和。第二方面，本申请提供一种三维存储器。三维存储器采用如上所述三维存储器的制备方法制备。在本申请实施例中，在沿存储结构形成第一半导体结构的过程中，衬底上设有隔离层，避免存储结构与衬底一起形成半导体结构相互影响而导致形成的半导体结构不均一，使得形成的第一半导体结构更加均一且厚度容易调控，从而提高了三维存储器的可靠性。附图说明为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。图1是本申请提供的三维存储器制备方法在第一实施例中的流程示意图；图2A-2I是图1所示制备三维存储器部分步骤对应的工艺截面示意图；图3是图1所示步骤S140的流程示意图；图4是本申请提供的三维存储器的制备方法在第二实施例中的流程示意图；图5A-5E是图4所示制备三维存储器部分步骤对应的工艺截面示意图。具体实施方式下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。三维存储器通常包括衬底以及位于衬底上绝缘层与栅极层交替堆叠形成的堆叠结构层。三维存储器的制备过程中，栅极层采用导电性较高的材料，例如金属钨，由于在堆叠结构层内形成存储结构，需要先在堆叠结构层内形成贯穿堆叠结构的多个沟道孔，但是刻蚀金属工艺难，因此为了降低刻蚀堆叠结构层打孔的难度，在衬底上先形成绝缘层与导电层，在后续工艺中将导电层置换为栅极层。在将导电层置换为栅极层之前，需要刻蚀堆叠结构层以形成贯通所述堆叠结构层的沟槽，通过所述沟槽将所述导电层置换为所述栅极层。研究人员基于现有形成的沟槽，通过沟槽沿衬底及与衬底垂直的存储结构形成“L”形状半导体结构，以使半导体结构连接衬底与存储结构的内部结构。但是基于衬底与存储结构的位置及结构不同，使得半导体结构生长不良及不均匀，从而导致制备三维存储器的可靠性较低。基于传统三维存储器的制备方法存在的缺陷，本案提供一种三维存储器的制备方法，沿存储结构及衬底形成“L”形状半导体结构的过程分开，即存储结构侧壁形成的半导体结构和衬底上形成的半导体结构分开，能够提高“L”形半导体结构生长良率及均一性，从而提高三维存储器的可靠性。本案还提供一种采用此三维存储器的制备方法制备而成的三维存储器100。请一并参阅图1及图2A-图2I。图1是本申请提供的三维存储器100的制备方法在第一实施例中的流程示意图；图2A-2I是图1所示制备三维存储器100部分步骤对应的工艺截面示意图。本具体实施例中三维存储器100可以是但不限于3DNAND存储器。三维存储器100的制备方法，包括但不仅限于S110至S1120。S110至S1120详细介绍如下。S110：提供衬底10。可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是Si衬底10、Ge衬底10、SiGe衬底10、SOI(SiliconOnInsulator，绝缘体上硅)衬底10或GOI(GermaniumOnInsulator，绝缘体上锗)衬底10等。在本申请实施例中本文档来自技高网...

【技术保护点】
1.一种三维存储器的制备方法，其特征在于，包括：/n提供衬底；/n在所述衬底上形成隔离层；/n在所述隔离层远离所述衬底的一侧形成堆叠结构层，且在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构；其中，所述阻挡层围设在所述半导体层的周边；/n刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层；/n沿暴露出的所述半导体层形成第一半导体结构；其中，所述第一半导体结构连接所述半导体层，且至少部分所述隔离层位于所述衬底与所述第一半导体结构之间。/n

【技术特征摘要】
1.一种三维存储器的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成隔离层；
在所述隔离层远离所述衬底的一侧形成堆叠结构层，且在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构；其中，所述阻挡层围设在所述半导体层的周边；
刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层；
沿暴露出的所述半导体层形成第一半导体结构；其中，所述第一半导体结构连接所述半导体层，且至少部分所述隔离层位于所述衬底与所述第一半导体结构之间。


2.如权利要求1所述的三维存储器的制备方法，其特征在于，在所述“沿暴露出的所述半导体层形成第一半导体结构”之后或之前，所述制备方法还包括：
去除所述隔离层，以暴露出所述衬底；
沿暴露出的所述衬底形成第二半导体结构；其中，所述第二半导体结构连接所述第一半导体结构。


3.如权利要求2所述的三维存储器的制备方法，其特征在于，在所述“在所述衬底上形成隔离层”之后，且在所述“在所述隔离层远离所述衬底的一侧形成堆叠结构层”之前，所述制备方法还包括：
在所述隔离层上形成牺牲层；
在所述“刻蚀朝向所述衬底一侧的部分所述存储结构，以暴露出所述半导体层”之前，所述制备方法还包括：
刻蚀所述牺牲层，以暴露出所述存储结构邻近所述衬底的一侧。


4.如权利要求3所述的三维存储器的制备方法，其特征在于，所述“在所述堆叠结构层中形成包括阻挡层与半导体层的存储结构”包括：
刻蚀所述堆叠结构层，以形成贯穿所述堆叠结构层的沟道...

【专利技术属性】
技术研发人员：耿万波，薛磊，薛家倩，刘小欣，黄波，高庭庭，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42