一种耐高压屏蔽栅功率MOSFET芯片制造技术

本实用新型专利技术涉及一种耐高压屏蔽栅功率MOSFET芯片，包括N+衬底、N‑型基区、P型基区，N+集电区，源极电极、二氧化硅绝缘层、漏极电极，屏蔽栅设置在两个P型基区之间深入N‑型基区内部，上述屏蔽栅覆盖沟槽薄氧，上述沟槽薄氧内部设置有栅极多晶硅、连栅极多晶硅；在两个P型基区的外侧各有一个贯穿二氧化硅绝缘层抵达P型基区表面的源极电极凸起，上述源极电极凸起下方垂直设置贯穿P型基区抵达N‑型基区内部的连源极多晶硅，上述连源极多晶硅覆盖有沟槽厚氧；上述沟槽厚氧、沟槽薄氧底部设置P+型基区。有益效果是可以提高器件击穿电压、降低器件导通电阻。

A kind of MOSFET chip with high voltage shielding gate power

【技术实现步骤摘要】
一种耐高压屏蔽栅功率MOSFET芯片
本技术涉及半导体
，具体涉及一种耐高压屏蔽栅功率MOSFET芯片。
技术介绍
功率MOS场效应晶体管，即MOSFET，其原意是：MOS(MetalOxideSemiconductor金属氧化物半导体)，FET(FieldEffectTransistor场效应晶体管)，即以金属层(M)的栅极隔着氧化层(O)利用电场的效应来控制半导体(S)的场效应晶体管。VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。屏蔽栅MOSFET结构具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
技术实现思路
本技术的目的是，提供一种提高器件击穿电压、降低器件导通电阻的耐高压屏蔽栅功率MOSFET芯片。为实现上述目的，本技术采取的技术方案是一种耐高压屏蔽栅功率MOSFET芯片，包括底层的N+衬底，在N+衬底上方设有N-型基区，在N-型基区上方嵌入有两个P型基区，在每个P型基区上方嵌入有两个N+集电区，源极电极设置在P型基区上并连通P型基区上两个N+集电区，在连接源极电极之外的P型基区表面、N-型基区表面覆盖有二氧化硅绝缘层，漏极电极和N+衬底连接，屏蔽栅设置在两个P型基区之间深入N-型基区内部，上述屏蔽栅覆盖沟槽薄氧，上述沟槽薄氧内部设置有栅极多晶硅、连栅极多晶硅；在两个P型基区的外侧各有一个贯穿二氧化硅绝缘层抵达P型基区表面的源极电极凸起，上述源极电极凸起下方垂直设置贯穿P型基区抵达N-型基区内部的连源极多晶硅，上述连源极多晶硅覆盖有沟槽厚氧；上述沟槽厚氧、沟槽薄氧底部设置P+型基区。优选地，在上述P+型基区和P型基区之间的屏蔽栅周围设置N-型浮空层。优选地，上述N-型浮空层采用掺杂浓度较高的N型材料。本技术一种耐高压屏蔽栅功率MOSFET芯片有以下有益效果：采用在沟槽内引入了两个垂直的多晶场板，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直多晶场板周围形成了一层浓度更大的积累层，降低了导通电阻。【附图说明】图1是一种耐高压屏蔽栅功率MOSFET芯片结构图。图2是一种耐高压屏蔽栅功率MOSFET芯片载流子存储层能带示意图。附图中涉及的附图标记和组成部分如下所示：1、N+衬底，2、N-型基区，3、P型基区，4、N+集电区，5、P+型基区，6、N-型浮空层，7、沟槽厚氧，8、沟槽薄氧，9、栅极多晶硅，10、连源极多晶硅，11、源极电极，12、漏极电极，13、连栅极多晶硅，14、屏蔽栅，15、二氧化硅绝缘层。【具体实施方式】下面结合实施例并参照附图对本技术作进一步描述。实施例本实施例实现一种耐高压屏蔽栅功率MOSFET芯片。图1示出了一种耐高压屏蔽栅功率MOSFET芯片结构图。如附图1所示：一种耐高压屏蔽栅功率MOSFET芯片，包括底层的N+衬底1，在N+衬底1上方设有N-型基区2，在N-型基区2上方嵌入有两个P型基区3，在每个P型基区3上方嵌入有两个N+集电区4，源极电极11设置在P型基区3上并连通P型基区3上两个N+集电区4，在连接源极电极11之外的P型基区3表面、N-型基区2表面覆盖有二氧化硅绝缘层15，漏极电极12和N+衬底1连接，屏蔽栅14设置在两个P型基区3之间深入N-型基区2内部，上述屏蔽栅14覆盖沟槽薄氧8，上述沟槽薄氧8内部设置有栅极多晶硅9、连栅极多晶硅13；在两个P型基区3的外侧各有一个贯穿二氧化硅绝缘层15抵达P型基区3表面的源极电极11凸起，上述源极电极11凸起下方垂直设置贯穿P型基区3抵达N-型基区2内部的连源极多晶硅10，上述连源极多晶硅10覆盖有沟槽厚氧7；上述沟槽厚氧7、沟槽薄氧8底部设置P+型基区5。优选地，在上述P+型基区5和P型基区3之间的屏蔽栅14周围设置N-型浮空层6。优选地，上述N-型浮空层6采用掺杂浓度较高的N型材料。本实施例屏蔽栅MOSFET结构采用在沟槽内引入两个垂直的多晶场板，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直多晶场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N-型基区2在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。对于本实施例屏蔽栅MOSFET结构，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，为了降低导通电阻，往往采用浓度很高的漂移区衬底N-型浮空层6。所以对器件的雪崩电流能力设计要求很高。P+型基区5可以提高器件的耐压，但是会影响到导通电流的路径从而增大器件电阻。N-型浮空层6的引入可以使这个问题得到折中。图2示出了一种耐高压屏蔽栅功率MOSFET芯片载流子存储层能带示意图。如附图2所示：在载流子存储层和N-型基区2出现了Vi大小的内建电势。当空穴从N-型基区2向P型基区3流动时，必须经过Vi大小的空穴势垒，这样在存储层下方便会有一定的空穴存贮，这样便提高了P型基区3下方的电导调制。同时，存储层可以增大电子扩散，避免电流集中。在沟槽栅的下端又附加了一层掺杂浓度较高的N-型浮空层,使得栅极下面同时也形成空穴阻挡层,从而进一步增强了N-型基区2中的电导调制效应。器件饱和时，由于源极电极11电压增大，而旁路P+型基区5较P型基区3电压更低，将会有更多的压降由P+型基区5/N-型基区2来承担，因此对于MOS沟道电流则较为恒定，短沟道效应不明显。以上所述仅是本技术的优选实施方式，应当指出，对于本
的普通技术人员，在不脱离本技术原理的前提下，还可以做出若干改进和补充，这些改进和补充也应视为本技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种耐高压屏蔽栅功率MOSFET芯片，包括底层的N+衬底(1)，在N+衬底(1)上方设有N-型基区(2)，在N-型基区(2)上方嵌入有两个P型基区(3)，在每个P型基区(3)上方嵌入有两个N+集电区(4)，源极电极(11)设置在P型基区(3)上并连通P型基区(3)上两个N+集电区(4)，在连接源极电极(11)之外的P型基区(3)表面、N-型基区(2)表面覆盖有二氧化硅绝缘层(15)，漏极电极(12)和N+衬底(1)连接，屏蔽栅(14)设置在两个P型基区(3)之间深入N-型基区(2)内部，其特征在于：所述屏蔽栅(14)覆盖沟槽薄氧(8)，所述沟槽薄氧(8)内部设置有栅极多晶硅(9)、连栅极多晶硅(13)；在两个P型基区(3)的外侧各有一个贯穿二氧化硅绝缘层(15)抵达P型基区(3)表面的源极电极(11)凸起，所述源极电极(11)凸起下方垂直设置贯穿P型基区(3)抵达N-型基区(2)内部的连源极多晶硅(10)，所述连源极多晶硅(10)覆盖有沟槽厚氧(7)；所述沟槽厚氧(7)、沟槽薄氧(8)底部设置P+型基区(5)。/n

【技术特征摘要】
1.一种耐高压屏蔽栅功率MOSFET芯片，包括底层的N+衬底(1)，在N+衬底(1)上方设有N-型基区(2)，在N-型基区(2)上方嵌入有两个P型基区(3)，在每个P型基区(3)上方嵌入有两个N+集电区(4)，源极电极(11)设置在P型基区(3)上并连通P型基区(3)上两个N+集电区(4)，在连接源极电极(11)之外的P型基区(3)表面、N-型基区(2)表面覆盖有二氧化硅绝缘层(15)，漏极电极(12)和N+衬底(1)连接，屏蔽栅(14)设置在两个P型基区(3)之间深入N-型基区(2)内部，其特征在于：所述屏蔽栅(14)覆盖沟槽薄氧(8)，所述沟槽薄...

【专利技术属性】
技术研发人员：陆怀谷，
申请(专利权)人：深圳市谷峰电子有限公司，香港谷峰半导体有限公司，
类型：新型
国别省市：广东;44