本实用新型专利技术涉及半导体功率器件，具体而言，涉及一种高耐压的高电子迁移率晶体管器件。高耐压的高电子迁移率晶体管器件，其包含栅电极、源电极、漏电极、势垒层、沟道层、形核层、基底；沟道层位于势垒层和基底之间，沟道层包括P‑型Ⅲ‑Ⅴ族半导体层，其中形核层与漏电极在基底上的投影至少部分区域重合，漏电极与沟道层的二维电子气电接触，源电极与P‑型Ⅲ‑Ⅴ族半导体层电接触，栅电极位于势垒层之上。
A high voltage high electron mobility transistor device
【技术实现步骤摘要】
一种高耐压的高电子迁移率晶体管器件
本技术涉及半导体功率器件，具体而言，涉及一种高耐压高电子迁移率晶体管(HEMT)。
技术介绍
Ⅲ-Ⅴ族化合物半导体包括至少一个III族元素和至少一种V族元素，包括但不局限于氮化镓(GaN)，氮化铝镓(AlGaN)，砷化镓(GaAs)，氮化铟铝镓(InAlGaN)，氮化铟镓(InGaN)等，III族氮化物半导体包括氮和至少一个III族元素，包括但不局限于GaN，AlGaN，InN，AlN，InGaN，InAlGaN等。高电子迁移率晶体管(HEMT)利用Ⅲ-Ⅴ族异质结结构，如III族氮化物异质结，在III族氮化物材料形成异质结界面处产生二维电子气(2DEG)，其允许通过高的电流密度并具备相对较低的电阻损耗，并逐步实现了耐压能力提升至600V，甚至达到1200V。常规III族氮化物高电子迁移率晶体管通常为耗尽型器件，由于高击穿电压，高电流密度，和低导通电阻等优点，III族氮化物高电子迁移率晶体管需要避免高电子迁移率晶体管在没有栅压控制的情况下器件关闭以保护电路和负载。因此，希望提供III族氮化物高电子迁移率晶体管是常断的，或是增强模式晶体管。这样，有需要克服在现有技术中的缺点和不足，制造高耐压高电子迁移率晶体管，增强型III-V族高电子迁移率晶体管。在相关专利申请中我们已经提出通过P-型掩埋层等结构实现常关型器件和或更高的耐压能力进行了描述，对于相关的器件结构也有了详尽的描述。但在具体的实施过程中，选区外延时，形核区域位于源的位置。这主要时因为高电子迁移率晶体管对于源来说是对称结构，从源到两侧都各有栅电极和漏电极。同时，从源电极到栅电极的距离比从栅电极到漏电极的距离通常要小很多，从源到栅做侧向外延比从漏到栅要距离短很多，这有利于通过外延实现源和栅处的复杂结构的制作精度。同时，源区域的电压很低，而形核区的晶体质量相对较差，所以在源位于低质量区域的时候由于电压低而影响最小。相比较的，如果从栅或其他区域形核并侧向外延，那么侧向外延的两侧结构是基本对称的，不利于形成很多非对称结构。并且如果是从栅电极区域开始侧向外延，那么由于栅源与栅漏的距离相差较大，不利于利用好芯片面积。但是，从漏区在基底的投影对应区域形核并侧向外延也是可以实现的。这个时候也有利于在漏区形成一些特殊结构来改进某方面的性能。同时在形成源处和栅处的复杂结构之前，可以先优化外延层的晶体质量。这样源处与栅处的复杂结构也可以获得更好的晶体质量、并取得良好的电学特性。不管是从源还是从漏区域形核，都可以依次从源到栅到漏或从漏到栅到源形成所需的堆成布局结构。
技术实现思路
本技术申请的基本原理是通过引入P-型Ⅲ-Ⅴ族半导体层，通过掺杂调制技术来调节高电子迁移率晶体管器件电场分布并提高其耐压能力以及实现增强型器件。本技术申请提供的高电子迁移率晶体管基本结构是从漏极对应区域开始选区外延生长Ⅲ-Ⅴ族半导体层，通过调制掺杂技术，形成掺杂浓度不同的半导体层区域，并最终形成高电子迁移率晶体管结构。降低了沟道层局部的高电场，改善了电场分布，提高了器件性能和可靠性。本技术申请提供的高耐压高电子迁移率晶体管，包含栅电极、源电极、漏电极、势垒层、沟道层、形核层、基底等器件结构；沟道层位于势垒层和基底之间，沟道层包括P-型Ⅲ-Ⅴ族半导体层，P-型Ⅲ-Ⅴ族半导体层至少部分地位于漏电极和栅电极之间，其不足以显著耗尽除栅电极堆垛外的沟道中的二维电子气，其中形核层对应漏电极区域，漏电极与形核层上方的沟道层电接触，源电极与P-型Ⅲ-Ⅴ族半导体层电接触。另一方面，上述的器件电极结构可以如下设置：源电极和漏电极均与二维电子气电接触，栅电极位于势垒层之上，独立的体电极在源电极附近与P-型Ⅲ-Ⅴ族半导体层电接触。另一方面，势垒层和P-型Ⅲ-Ⅴ族半导体层之间还可以插入低掺杂或非故意掺杂Ⅲ-Ⅴ族半导体层。另一方面，势垒层上可原位生长SiNx钝化层。另一方面，势垒层上可形成栅介质层。另一方面，基底上设置一层绝缘层，绝缘层经掩膜、刻蚀等工艺形成开口后，在开口处形成形核层，然后通过侧向外延的方式生长包含P-型Ⅲ-Ⅴ族半导体层在内的外延层结构；或在基底上生长一层形核层，形核层上形成一层绝缘层，绝缘层经掩膜、刻蚀等工艺形成开口暴露出形核层，再通过侧向外延的方式生长包含P-型Ⅲ-Ⅴ族半导体层在内的外延层结构。另一方面，基底上侧向外延的方式生长外延层结构，以漏电极所在区域为中心，往外扩展，形成以漏电极区域为中心的对称高电子迁移率晶体管结构。另一方面，基底上侧向外延的方式生长外延层结构时，先在形核层上外延形成轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，通过平坦化或刻蚀工艺去除Ⅲ-Ⅴ族半导体层高度方向上部分区域，暴露出轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域的调制P-型Ⅲ-Ⅴ族半导体层；轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成漏电极，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域上方对应形成栅极叠层结构，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成源电极。另一方面，基底上侧向外延的方式生长外延层结构时，先在形核层上外延形成轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域，再外延形成P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，P-型Ⅲ-Ⅴ族半导体层第二掺杂区域，通过平坦化或刻蚀工艺去除Ⅲ-Ⅴ族半导体层高度方向上部分区域，暴露出轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域、P-型Ⅲ-Ⅴ族半导体层第一掺杂区域、P-型Ⅲ-Ⅴ族半导体层第二掺杂区域的调制P-型Ⅲ-Ⅴ族半导体层；轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成漏电极，在P-型Ⅲ-Ⅴ族半导体层第二掺杂区域靠近P-型Ⅲ-Ⅴ族半导体层第一掺杂区域的部分，形成栅极叠层结构，即P-型Ⅲ-Ⅴ族半导体层第一掺杂区域位于漏电极和栅电极之间，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域掺杂浓度可调，可改善栅电极下方靠近漏侧边的电场分布，P-型Ⅲ-Ⅴ族半导体层第二掺杂区域上方形成源电极和/或体电极。另一方面，基底上侧向外延的方式生长外延层结构时，先在形核层上外延形成轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域，再外延形成P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，P-型Ⅲ-Ⅴ族半导体层第二掺杂区域，通过平坦化或刻蚀工艺去除Ⅲ-Ⅴ族半导体层高度方向上部分区域，暴露出轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域、P-型Ⅲ-Ⅴ族半导体层第一掺杂区域、强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域、P-型Ⅲ-Ⅴ族半导体层第二掺杂区域的调制P-型Ⅲ-Ⅴ族半导体层；轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成漏电极，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域上方对应形成栅极叠层结构，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域位于轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域和强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域之间，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域掺杂浓度可调，可改善栅电极下方靠近漏侧边的电场分布，本文档来自技高网...
【技术保护点】
1.一种高耐压的高电子迁移率晶体管器件，其包含栅电极、源电极、漏电极、势垒层、沟道层、形核层、基底；包含P-型Ⅲ-Ⅴ族半导体层的沟道层位于势垒层和基底之间，其中形核层与漏电极在基底上的投影至少部分区域重合，漏电极与沟道层的二维电子气电接触，源电极与P-型Ⅲ-Ⅴ族半导体层电接触，栅电极位于势垒层之上。/n
【技术特征摘要】
1.一种高耐压的高电子迁移率晶体管器件，其包含栅电极、源电极、漏电极、势垒层、沟道层、形核层、基底；包含P-型Ⅲ-Ⅴ族半导体层的沟道层位于势垒层和基底之间，其中形核层与漏电极在基底上的投影至少部分区域重合，漏电极与沟道层的二维电子气电接触，源电极与P-型Ⅲ-Ⅴ族半导体层电接触，栅电极位于势垒层之上。
2.一种高耐压的高电子迁移率晶体管器件，其包含栅电极、源电极、漏电极、势垒层、沟道层、形核层、基底；其中形核层与漏电极在基底上的投影至少部分区域重合，包含P-型Ⅲ-Ⅴ族半导体层的沟道层位于势垒层和基底之间，其不足以显著耗尽除栅堆垛外的沟道中的二维电子气，且源电极和漏电极均与二维电子气电接触，栅电极位于势垒层之上，独立的体电极在源电极附近与P-型Ⅲ-Ⅴ族半导体层电接触。
3.根据权利要求1或2所述的高电子迁移率晶体管器件，其特征在于，势垒层和P-型Ⅲ-Ⅴ族半导体层之间还有一层低掺杂或非故意掺杂Ⅲ-Ⅴ族半导体层。
4.根据权利要求1或2所述的高电子迁移率晶体管器件，其特征在于，势垒层上原位生长形成SiNx钝化层，栅电极下方设置栅介质层。
5.根据权利要求1或2所述的高电子迁移率晶体管器件，其特征在于，P-型Ⅲ-Ⅴ族半导体层包括不同掺杂浓度的调制区域，以形核层区域为中心，依次向外设置轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，轻掺杂Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成漏电极，强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域上方对应形成栅极叠层结构，P-型Ⅲ-Ⅴ族半导体层第一掺杂区域上方形成源电极。
6.根据权利要求5所述的高电子迁移率晶体管器件，其特征在于，栅电极下方的强P-型Ⅲ-Ⅴ族半导体层第一掺杂区域，使得在0栅压下可耗尽95％以上的栅电极堆垛下方的二维电子气，或使得在0栅压下栅电极堆垛下方的二维电子气浓度小于5E11/cm2。
7.根据权利要求5所述的高电子迁移率晶体管器件，其特...
【专利技术属性】
技术研发人员：黎子兰，
申请(专利权)人：广东致能科技有限公司，
类型：新型
国别省市：广东;44
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