一种耐高压高EMI超结MOSFET芯片制造技术

本实用新型专利技术涉及一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底，上述N+型重掺杂衬底上面依次设置N‑型辅助层、N型漂移层；上述N型漂移层内部上方设置有第一P型体区和第二P型体区；上述第一P型体区、第二P型体区的上端均连接有两个N+型体区；上述N型漂移层的上表面形成栅极结构，上述栅极结构的两端分别与上述第一P型体区和第二P型体区接触；上述第一P型体区、第二P型体区在N型漂移层内部向上述N‑型辅助层延伸分别形成第一P柱、第二P柱；上述第一P柱、第二P柱均由P‑包体区包围P+柱构成。有益效果是提高了高EMI超结MOSFET芯片的耐高压程度。

A high voltage and high EMI resistance super junction MOSFET chip

【技术实现步骤摘要】
一种耐高压高EMI超结MOSFET芯片
本技术涉及半导体
，具体涉及一种耐高压高EMI超结MOSFET芯片。
技术介绍
功率MOS场效应晶体管，即MOSFET，其原意是：MOS(MetalOxideSemiconductor金属氧化物半导体)，FET(FieldEffectTransistor场效应晶体管)，即以金属层(M)的栅极隔着氧化层(O)利用电场的效应来控制半导体(S)的场效应晶体管。VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压；从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。超结MOSFET具有导通损耗低、栅极电荷低、开关速度快、器件发热小和能效高的优点，产本文档来自技高网...

【技术保护点】
1.一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底(201)，所述N+型重掺杂衬底(201)上面依次设置N-型辅助层(202)、N型漂移层(203)；所述N型漂移层(203)内部上方设置有第一P型体区(206)和第二P型体区(207)；所述第一P型体区(206)、第二P型体区(207)的上端均连接有两个N+型体区(208)；所述N型漂移层(203)的上表面形成栅极结构，所述栅极结构的两端分别与所述第一P型体区(206)和第二P型体区(207)接触；所述第一P型体区(206)、第二P型体区(207)在N型漂移层(203)内部向所述N-型辅助层(202)延伸分别形成第一P柱(2...

【技术特征摘要】
1.一种耐高压高EMI超结MOSFET芯片，包括底层的N+型重掺杂衬底(201)，所述N+型重掺杂衬底(201)上面依次设置N-型辅助层(202)、N型漂移层(203)；所述N型漂移层(203)内部上方设置有第一P型体区(206)和第二P型体区(207)；所述第一P型体区(206)、第二P型体区(207)的上端均连接有两个N+型体区(208)；所述N型漂移层(203)的上表面形成栅极结构，所述栅极结构的两端分别与所述第一P型体区(206)和第二P型体区(207)接触；所述第一P型体区(206)、第二P型体区(207)在N型漂移层(203)内部向所述N-型辅助层(202)延伸分别形成第一P柱(212)、第二P柱(213)；其特征在于：所述第一P柱(212)、第二P柱(213)均由P-包体区(204)包围P+柱(205)构成。


2.根据权利要求1所述的一种耐高压高EMI超结MOSFET芯片，其特征在于：所述栅极结构包括形成于所述N+型体区(208)外延的栅氧化层(209)和形成于所述栅氧化层(209)中的多晶硅栅极(210)。

【专利技术属性】
技术研发人员：陆怀谷，
申请(专利权)人：深圳市谷峰电子有限公司，香港谷峰半导体有限公司，
类型：新型
国别省市：广东;44