包括功能层的半导体器件及其制造方法技术

一种半导体器件，包括：基板；有源区，设置在基板上并沿第一方向延伸；与有源区相邻的器件隔离层；设置在有源区中的栅极结构，该栅极结构沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分；栅极分离图案，接触栅极结构的端部；以及杂质区，设置在栅极分离图案下方并在器件隔离层上。

Semiconductor devices including functional layers and their manufacturing methods

【技术实现步骤摘要】
包括功能层的半导体器件及其制造方法
本公开的示例实施方式涉及半导体器件，更具体地，涉及包括功能层的半导体器件及其制造方法。
技术介绍
对高度集成、高性能、高速、多功能的半导体器件的需求已经增加。高度集成的半导体器件可以包括具有最小宽度或其间具有最小间隔的图案。为了克服短沟道效应，已经提出了具有三维沟道的鳍型场效应晶体管(FinFET)或栅极全包围(GAA)晶体管。
技术实现思路
根据本专利技术构思的示例实施方式，半导体器件可以包括基板、设置在基板上并沿第一方向延伸的有源区。器件隔离层可以与有源区相邻设置。栅极结构可以设置在有源区上。栅极结构可以沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分。栅极分离图案可以接触栅极结构的端部。杂质区可以设置在栅极分离图案下方并在器件隔离层中。根据本专利技术构思的示例实施方式，半导体器件可以包括基板和设置在基板上的多个有源区。器件隔离层可以与多个有源区相邻设置。多个栅极结构可以至少部分地交叠多个有源区并且接触器件隔离层。栅极分离图案可以设置在多个栅极结构中相邻的栅极结构之间并在器件隔离层上。低蚀刻速率区可以设置在栅极分离图案和器件隔离层之间，其中低蚀刻速率区具有比器件隔离层低的蚀刻速率。根据本专利技术构思的示例实施方式，制造半导体器件的方法可以包括：在基板上形成鳍结构，该鳍结构包括交替堆叠的多个牺牲层和多个沟道层；形成至少部分地围绕鳍结构的下部的器件隔离层；在鳍结构上形成虚设栅极结构并延伸到器件隔离层上；在虚设栅极结构的相对侧形成源极/漏极；在虚设栅极结构中形成开口；通过该开口将杂质注入器件隔离层以形成杂质区。杂质区具有比器件隔离层低的蚀刻速率。附图说明图1是示出根据本公开示例实施方式的半导体器件的布局图；图2是沿图1的线I-I'和II-II'截取的剖视图，示出了根据本公开示例实施方式的半导体器件；图3和图4是示出根据本公开示例实施方式的半导体器件的一部分的剖视图，并且是图2的部分“A”的放大视图；图5至图12是示出根据本公开示例实施方式的制造半导体器件的方法的剖视图，并且对应于沿图1的线I-I'和II-II'截取的剖视图；图13是示出根据本公开示例实施方式的半导体器件的布局图；图14是沿图13的线III-III'和IV-IV'截取的剖视图，示出了根据示例实施方式的半导体器件；以及图15至图20是根据本公开示例实施方式的制造半导体器件的方法的剖视图，并且对应于沿图13的线III-III'和IV-IV'截取的剖视图。具体实施方式现在将参考附图更全面地描述本公开的示例实施方式。然而，本专利技术构思可以以许多替代形式实施，并且不应该被解释为仅限于这里阐述的本公开的示例实施方式。图1是示出根据本公开示例实施方式的半导体器件的布局图。图2是沿图1的线I-I'和II-II'截取的剖视图，示出了根据本公开示例实施方式的半导体器件。参照图1，根据本公开的示例实施方式的半导体器件可以包括提供在基板11(如图2所示)上的逻辑标准单元SCL。逻辑标准单元SCL每个可以包括第一器件区R1、第二器件区R2、在第一器件区R1和第二器件区R2之间的分离区SR、与第一器件区R1相邻的第一电源轨区PR1、以及与第二器件区R2相邻的第二电源轨区PR2。N型晶体管TN可以设置在第一器件区R1中，p型晶体管TP可以设置在第二器件区R2中。n型晶体管TN和p型晶体管TP每个可以是栅极全包围结构(GAA)的晶体管。在第一器件区R1中，第一下部有源区ARN沿第一方向X延伸。第一栅极结构GSN沿与第一方向X交叉的第二方向Y延伸，以与第一下部有源区ARN交叉。第一源极/漏极SD可以设置在第一栅极结构GSN之间。第二器件区R2可以包括沿第一方向X延伸的第二下部有源区ARP、沿第二方向Y延伸以与第二下部有源区ARP交叉的第二栅极结构GSP、以及设置在第二栅极结构GSP之间的第二源极/漏极SG。第一沟道层ACN可以设置在第一源极/漏极SD之间的第一下部有源区ARN上。第一栅极结构GSN可以至少部分地围绕第一沟道层ACN。第二沟道层ACP可以设置在第二源极/漏极SG之间的第二下部有源区ARP上。第二栅极结构GSP可以至少部分地围绕第二沟道层ACP。第一下部有源区ARN和第一沟道层ACN可以包括p型掺杂剂。第二下部有源区ARP和第二沟道层ACP可以包括n型掺杂剂。第一源极/漏极SD可以包括n型掺杂剂，第二源极/漏极SG可以包括p型掺杂剂。n型晶体管TN每个可以包括第一沟道层ACN、第一栅极结构GSN和第一源极/漏极SD。p型晶体管TP每个可以包括第二沟道层ACP、第二栅极结构GSP和第二源极/漏极SG。第一栅极结构GSN和第二栅极结构GSP可以在分离区SR中彼此接触。半导体器件可以包括设置在第一电源轨区PR1和第二电源轨区PR2中的栅极分离图案80。栅极分离图案80可以分别设置在在第二方向Y上彼此相邻的第一栅极结构GSN之间以及在第二方向Y上彼此相邻的第二栅极结构GSP之间。相邻的第一栅极结构GSN的相对端部可以接触第一电源轨区PR1中的栅极分离图案80，并且相邻的第二栅极结构GSP的相对端部可以接触第二电源轨区PR2中的栅极分离图案80。间隔物85可以设置在第一栅极结构GSN的侧壁和第二栅极结构GSP的侧壁上。间隔物85可以沿着第一栅极结构GSN的侧壁和第二栅极结构GSP的侧壁在第二方向Y上连续延伸。设置在第一栅极结构GSN之间的第一源极/漏极SD以及在第二栅极结构GSP之间的第二源极/漏极SG可以接触间隔物85。接触插塞可以设置在第一源极/漏极SD上和第二源极/漏极SG上。在第一电源轨区PR1中，第一电源轨可以设置为在第一方向X上平行于第一下部有源区ARN延伸，并且在第二电源轨区PR2中，第二电源轨可以设置为平行于第二下部有源区ARP延伸。第一电源轨和第二电源轨可以位于比第一和第二栅极结构GSN和GSP的上表面更高的水平。或者，第一电源轨和第二电源轨可以位于比第一和第二栅极结构GSN和GSP的下表面低的水平。第一电源轨和第二电源轨可以包括导电材料，例如金属。第一电源轨和第二电源轨可以提供电源电压或接地电压。例如，第一电源轨可以提供电源电压，第二电源轨可以提供接地电压。参照图2，半导体器件可以包括基板11。第二下部有源区ARP可以从基板11突出，并且器件隔离层15可以设置在第二下部有源区ARP之间。第二沟道层ACP可以在第二下部有源区ARP上以预定垂直间隔在第三方向Z上间隔开布置。第二栅极结构GSP可以围绕第二沟道层ACP并且可以在第二方向Y上彼此相邻地布置。栅极分离图案80可以设置在第二栅极结构GSP之间。杂质区17可以设置在栅极分离图案80下方。根据本公开的示例实施方式，杂质区17可以在X方向上具有与栅极分离图案80基本相同的宽度。第二源极/漏极SG可以设置在第二栅极结构GSP之间并且接触第二沟道层ACP。例如，第二源极/漏极SG可以在第一方向X本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n基板；/n有源区，设置在所述基板上并沿第一方向延伸；/n器件隔离层，与所述有源区相邻；/n栅极结构，设置在所述有源区上，所述栅极结构沿与所述第一方向交叉的第二方向延伸并覆盖所述器件隔离层的一部分；/n栅极分离图案，接触所述栅极结构的端部；和/n杂质区，设置在所述栅极分离图案下方并在所述器件隔离层上。/n

【技术特征摘要】
20181029 KR 10-2018-01300321.一种半导体器件，包括：
基板；
有源区，设置在所述基板上并沿第一方向延伸；
器件隔离层，与所述有源区相邻；
栅极结构，设置在所述有源区上，所述栅极结构沿与所述第一方向交叉的第二方向延伸并覆盖所述器件隔离层的一部分；
栅极分离图案，接触所述栅极结构的端部；和
杂质区，设置在所述栅极分离图案下方并在所述器件隔离层上。


2.如权利要求1所述的半导体器件，其中所述杂质区的宽度大于所述栅极分离图案的宽度。


3.如权利要求1所述的半导体器件，其中所述杂质区的侧壁具有台阶部分。


4.如权利要求1所述的半导体器件，其中所述杂质区的上表面高于所述器件隔离层的由所述栅极结构覆盖的部分的上表面。


5.如权利要求1所述的半导体器件，其中所述栅极结构的一部分在所述栅极分离图案下方延伸。


6.如权利要求1所述的半导体器件，其中所述栅极结构的下表面低于所述栅极分离图案的下表面。


7.如权利要求1所述的半导体器件，其中所述器件隔离层包括硅氧化物，并且
其中所述杂质区包括Si、B、He、P和/或C。


8.如权利要求1所述的半导体器件，其中所述杂质区的杂质浓度在从1×1020原子/cm3至1×1022原子/cm3的范围。


9.如权利要求1所述的半导体器件，还包括设置在所述有源区上的至少一个沟道层，
其中所述栅极结构至少部分地围绕所述至少一个沟道层。

【专利技术属性】
技术研发人员：林杠默，金相秀，朴雨锡，许盛祺，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR