包括功能层的半导体器件及其制造方法技术

一种半导体器件，包括：基板；有源区，设置在基板上并沿第一方向延伸；与有源区相邻的器件隔离层；设置在有源区中的栅极结构，该栅极结构沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分；栅极分离图案，接触栅极结构的端部；以及杂质区，设置在栅极分离图案下方并在器件隔离层上。

Semiconductor devices including functional layers and their manufacturing methods

【技术实现步骤摘要】
包括功能层的半导体器件及其制造方法
本公开的示例实施方式涉及半导体器件，更具体地，涉及包括功能层的半导体器件及其制造方法。
技术介绍
对高度集成、高性能、高速、多功能的半导体器件的需求已经增加。高度集成的半导体器件可以包括具有最小宽度或其间具有最小间隔的图案。为了克服短沟道效应，已经提出了具有三维沟道的鳍型场效应晶体管(FinFET)或栅极全包围(GAA)晶体管。
技术实现思路
根据本专利技术构思的示例实施方式，半导体器件可以包括基板、设置在基板上并沿第一方向延伸的有源区。器件隔离层可以与有源区相邻设置。栅极结构可以设置在有源区上。栅极结构可以沿与第一方向交叉的第二方向延伸并覆盖器件隔离层的一部分。栅极分离图案可以接触栅极结构的端部。杂质区可以设置在栅极分离图案下方并在器件隔离层中。根据本专利技术构思的示例实施方式，半导体器件可以包括基板和设置在基板上的多个有源区。器件隔离层可以与多个有源区相邻设置。多个栅极结构可以至少部分地交叠多个有源区并且接触器件隔离层。栅极分离图案可以设置在多个栅极结构中相邻的栅极结构之间并在本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n基板；/n有源区，设置在所述基板上并沿第一方向延伸；/n器件隔离层，与所述有源区相邻；/n栅极结构，设置在所述有源区上，所述栅极结构沿与所述第一方向交叉的第二方向延伸并覆盖所述器件隔离层的一部分；/n栅极分离图案，接触所述栅极结构的端部；和/n杂质区，设置在所述栅极分离图案下方并在所述器件隔离层上。/n

【技术特征摘要】
20181029 KR 10-2018-01300321.一种半导体器件，包括：
基板；
有源区，设置在所述基板上并沿第一方向延伸；
器件隔离层，与所述有源区相邻；
栅极结构，设置在所述有源区上，所述栅极结构沿与所述第一方向交叉的第二方向延伸并覆盖所述器件隔离层的一部分；
栅极分离图案，接触所述栅极结构的端部；和
杂质区，设置在所述栅极分离图案下方并在所述器件隔离层上。


2.如权利要求1所述的半导体器件，其中所述杂质区的宽度大于所述栅极分离图案的宽度。


3.如权利要求1所述的半导体器件，其中所述杂质区的侧壁具有台阶部分。


4.如权利要求1所述的半导体器件，其中所述杂质区的上表面高于所述器件隔离层的由所述栅极结构覆盖的部分的上表面。


5.如权利要求1所述的半导体器件，其中所述栅极结构的一部分在所述栅极分离图案下方延伸。


6.如权利要求1所述的半导体器件，其中所述栅极结构的下表面低于所述栅极分离图案的下表面。


7.如权利要求1所述的半导体器件，其中所述器件隔离层包括硅氧化物，并且
其中所述杂质区包括Si、B、He、P和/或C。


8.如权利要求1所述的半导体器件，其中所述杂质区的杂质浓度在从1×1020原子/cm3至1×1022原子/cm3的范围。


9.如权利要求1所述的半导体器件，还包括设置在所述有源区上的至少一个沟道层，
其中所述栅极结构至少部分地围绕所述至少一个沟道层。

【专利技术属性】
技术研发人员：林杠默，金相秀，朴雨锡，许盛祺，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR