在半导体器件上形成晶体源极/漏极接触部制造技术

描述了用于在半导体器件的源极和漏极(S/D)区上形成包括至少一种晶体的接触部的技术。可以形成晶体S/D接触部，以使其与S/D区的顶表面和侧表面的一些或全部共形。通过将前体选择性地沉积在一个或多个S/D区的暴露部分上来形成本公开的晶体S/D接触部。然后使前体在S/D区的暴露部分上在原位发生反应。该反应形成与S/D区的表面共形的导电的晶体S/D接触部。

Forming crystal source / drain contact on semiconductor devices

【技术实现步骤摘要】
【国外来华专利技术】在半导体器件上形成晶体源极/漏极接触部
技术介绍
半导体器件是利用半导体材料(例如硅(Si)、锗(Ge)和硅锗(SiGe))的电子特性的电子部件。场效应晶体管(FET)是包括如下三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子(例如，电子或空穴)通过沟道从源极流到漏极。在电荷载流子是电子的实例中，FET被称为n沟道器件，并且在电荷载流子是空穴的实例中，FET被称为p沟道器件。用于Si、Ge和SiGe的标准掺杂剂包括用于p型(受主)掺杂剂的硼(B)和用于n型(施主)掺杂剂的磷(P)或砷(As)。另外，金属氧化物半导体FET(MOSFET)在栅极和沟道之间包括栅极电介质。MOSFET也可以被称为金属绝缘体半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(p-MOS)和n沟道MOSFET(n-MOS)的组合来实施逻辑门和其他数字电路。FinFET是围绕半导体材料的薄带(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道存在于与栅极电介质相邻的鳍状物的外部上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧面)/在鳍状物的两个侧壁内、以及沿着鳍状物的顶部(平行于衬底表面的侧面)流动。因为这种构造的导电沟道基本上沿着鳍状物的三个不同的外部平面区域存在，所以这种FinFET设计有时被称为三栅极晶体管。其他类型的FinFET构造也是可用的，例如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不沿着鳍状物的顶部)存在。附图说明图1是描绘根据本公开的实施例的用于制造FinFET半导体器件的示例性方法的方法流程图，该FinFET半导体器件包括由至少一种晶体构成的源极和漏极区接触部。图2是描绘根据本公开的实施例的用于在对应的源极和漏极区上制造由至少一种晶体构成的源极和漏极区接触部的示例性方法的方法流程图。图3A-3K是根据本公开的实施例的在图1和图2的示例性方法流程图的各个阶段的FinFET半导体器件的示意性透视图。图4A和图4B分别是根据本公开的实施例的根据图1和图2中描绘的示例性方法制备的示例性FinFET半导体器件的截面图和透视图，由至少一种晶体构成的源极和漏极区接触部设置在源极和漏极区的顶表面上，图4A的截面为垂直于栅极截取的。图4C是根据本公开的实施例的根据图1和图2所示的示例性方法制备的示例性FinFET半导体器件的截面图，其中，由至少一种晶体构成的源极和漏极区接触部设置在源极区和漏极区的顶表面上和相对的侧壁的一部分上。图4D是根据本公开的实施例的根据图1和图2中描绘的示例性方法制备的示例性FinFET半导体器件的透视图，源极和漏极区从下面的衬底外延生长并且具有由至少一种晶体构成的共形源极和漏极接触部，其与源极和漏极区的暴露表面共同延伸。图4E和图4E'分别是接触部通过元素金属沉积制备和通过前体沉积制备的平行于栅极截取的S/D区的截面图，并且示出了接触部厚度的不同变化。图4F和图4F'分别是接触部通过元素金属沉积制备和通过前体沉积制备的平行于栅极截取的S/D区的截面图，并且示出了掺杂剂从S/D区扩散到接触部中的不同程度。图5示出了根据本公开的一些实施例的利用使用本文公开的技术形成的集成电路结构和/或晶体管器件实施的计算系统。通过结合本文描述的附图阅读下面的详细描述，将更好地理解本实施例的这些和其他特征。在附图中，在各个附图中示出的每个相同或几乎相同的部件可以由相同的附图标记表示。为了清楚起见，并非在每个附图中都标记了每个部件。此外，将认识到，附图不一定按比例绘制或旨在将所描述的实施例限制为所示的特定构造。例如，虽然一些附图通常指示直线、直角和光滑表面，但是在给定制造工艺的实际限制的情况下，所公开技术的实际实施可能具有不那么完美的直线和直角，并且一些特征可能具有表面形貌或在其他情况下是不平滑的。更进一步，附图中的一些特征可以包括有图案和/或有阴影的填充，其主要被提供以帮助在视觉上区分不同特征。简而言之，提供附图仅是为了示出示例性结构。具体实施方式公开了用于在半导体器件的源极和漏极(S/D)区上形成包括至少一种晶体的接触部的技术。可以在对应的S/D区的顶表面的至少一部分上形成至少一种晶体的S/D区接触部(为简便起见，称为“晶体S/D接触部”)。在一些实施例中，可以形成晶体S/D接触部，以使其与S/D区的顶表面和侧表面中的一些或全部共形。根据一些实施例，晶体接触部对S/D区的覆盖程度越大，接触部与其对应的源极或漏极区之间的接触电阻越低，并且因此半导体器件的性能越好。例如，通过在一个或多个S/D区的暴露部分上选择性地沉积前体来形成本公开的晶体S/D接触部。然后使前体在S/D区的暴露部分上在原位上彼此发生反应。该反应形成了与S/D区的表面共形的导电的晶体S/D接触部。本公开的晶体S/D接触部的尺寸可以从一个实施例到另一实施例发生变化，但是在某些情况下，晶体S/D接触部的(垂直)厚度为5nm至30nm(例如20nm或更小)。此外，由于可以通过沉积可以均匀沉积的前体来形成晶体S/D接触部，这与溅射的元素金属不同，因此跨越衬底上的多个S/D区和集成电路器件，S/D接触部之间的厚度的变化可以相对较低(例如5nm或更小，至多3nm，至多2nm，至多1nm或0.9nm或更小)。此外，由于沉积前体的便利性，即使对于其中相邻的源极区和漏极区之间的间距为100nm或更小的集成电路器件，也可以如上所述形成具有相对低的厚度和低变化性的S/D接触部。由于与沉积非晶态元素金属作为接触部材料而制备的器件相比，更均匀的接触部具有更低的接触电阻，根据本公开的实施例生产的集成电路器件可以因此展现出更高的制造产量和更好的器件性能。总体概述集成电路器件性能的重要特征是源极和漏极(S/D)区以及对应的S/D接触部之间的电接触电阻。S/D区与对应接触部之间的高接触电阻会通过将电流转换为废热并减慢流经晶体管的电流而降低晶体管性能。通常通过在包括多个S/D区的衬底上非选择性地沉积元素金属的非晶均厚层(例如，通过溅射，也称为物理气相沉积或PVD)来形成S/D接触部。通常为该均厚沉积选择的元素金属是钛(Ti)、镍(Ni)和钴(Co)、铂(Pt)、铒(Er)等。然后通过掩膜和蚀刻对均厚层进行光刻图案化，从而可以去除大部分均厚层。蚀刻后保留的均厚金属层的部分通常对应于S/D区接触部。然后将热量施加到保留在S/D区上的均厚金属层的部分，从而使元素金属与S/D区的材料反应以形成导电金属硅化物(在S/D区包括硅和可选的掺杂剂的情况下)和/或导电金属锗化物(在S/D区包括锗和可选的掺杂剂的情况下)。因此，所得的硅化物和锗化物形成非晶S/D接触部。元素金属的均厚沉积对制造具有低接触电阻的均匀S/D接触部提出了许多挑战。首先，在通过溅射沉积材料时控制膜厚度可能是具有挑战性的。当溅射均厚金属层时，厚度可以在衬底上的各S/D区之间变化，变化值远大于5nm，并且在一些本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n半导体主体，其包括顶表面和相对的侧壁；/n所述半导体主体的所述顶表面和所述相对的侧壁上的栅极结构，所述栅极结构包括栅电极和处于所述栅电极与所述半导体主体之间的栅极电介质；/n半导体源极区和半导体漏极区；/n所述源极区的至少一部分上的源极接触部，所述源极接触部包括至少一种晶体；以及/n所述漏极区的至少一部分上的漏极接触部，所述漏极接触部包括至少一种晶体，/n其中，所述源极接触部和所述漏极接触部之间的厚度变化至多为5nm。/n

【技术特征摘要】
【国外来华专利技术】1.一种集成电路器件，包括：
半导体主体，其包括顶表面和相对的侧壁；
所述半导体主体的所述顶表面和所述相对的侧壁上的栅极结构，所述栅极结构包括栅电极和处于所述栅电极与所述半导体主体之间的栅极电介质；
半导体源极区和半导体漏极区；
所述源极区的至少一部分上的源极接触部，所述源极接触部包括至少一种晶体；以及
所述漏极区的至少一部分上的漏极接触部，所述漏极接触部包括至少一种晶体，
其中，所述源极接触部和所述漏极接触部之间的厚度变化至多为5nm。


2.根据权利要求1所述的集成电路器件，其中，所述源极接触部和所述漏极接触部两者至多为20nm厚。


3.根据权利要求1所述的集成电路器件，其中，所述厚度变化至多为3nm。


4.根据权利要求1所述的集成电路器件，其中，相邻的源极区和漏极区之间的间距为100nm或更小。


5.根据权利要求1所述的集成电路器件，其中，所述源极区和所述漏极区的高度与宽度的高宽比为至少10。


6.根据权利要求1所述的集成电路器件，其中，所述源极接触部在所述源极区的顶表面和至少一部分侧壁上。


7.根据权利要求6所述的集成电路器件，其中，所述源极接触部在从所述源极区的所述顶表面到所述源极区的底表面的所述侧壁上。


8.根据权利要求1所述的集成电路器件，其中，所述漏极接触部在所述漏极区的顶表面和至少一部分侧壁上。


9.根据权利要求8所述的集成电路器件，其中，所述漏极接触部在从所述漏极区的所述顶表面到所述漏极区的底表面的所述侧壁上。


10.根据权利要求1所述的集成电路器件，其中：
所述源极区和所述漏极区中的至少一个包括用于所述源极区和所述漏极区的单晶材料的晶体学小面；并且
其中，所述源极接触部和所述漏极接触部中的一个或多个在对应的晶体学小面上。


11.根据权利要求10所述的集成电路器件，其中，所述单晶材料的晶体学小面是非正交的。


12.根据权利要求1所述的集成电路器件，其中，所述源极接触部和所述漏极接触部包括硅和钛。


13.根据权利要求1所述的集成电路器件，其中，所述源极接触部和所述漏极接触部包括锗和镍。


14.根据权利要求1所述的集成电路器件，其中，所述半导体主体包括硅。


15.根据权利...

【专利技术属性】
技术研发人员：K·贾姆布纳坦，S·J·玛多克斯，C·C·邦伯格，A·S·默西，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US