具有包括晶态合金的金属接触部的半导体器件制造技术

公开了用于形成包括源极接触部和漏极接触部以及栅电极中的一个或多个(其包括含有过渡金属的晶态合金)的半导体集成电路的技术。所述晶态合金有助于降低对于半导体器件的接触电阻。在本公开的一些实施例中，这一接触电阻的降低是通过使晶态合金的功函数与源极区和漏极区的功函数对齐，使得与晶态合金与源极区之间的界面和晶态合金与漏极区之间的界面相关联的肖特基势垒高度处于小于或等于0.3eV的范围内而实现的。

Semiconductor devices with metal contacts including crystalline alloys

【技术实现步骤摘要】
【国外来华专利技术】具有包括晶态合金的金属接触部的半导体器件
技术介绍
半导体器件是利用诸如硅、锗和砷化镓的半导体材料的电子特性的电子部件。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用通过栅极施加的电场来控制沟道的导电性，载荷子(例如，电子或空穴)通过该沟道从源极流至漏极。在载荷子是电子的情况下，FET被称为n沟道器件，并且在载荷子是空穴的情况下，FET被称为p沟道器件。一些FET具有被称为主体或衬底的第四端子，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括处于栅电极和沟道区之间的栅极电介质。MOSFET还可以被称为金属-绝缘体-半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)的组合来实施逻辑门和其他数字电路。finFET是围绕薄的半导体材料带(一般被称为鳍状物)构建的MOSFET晶体管。该器件的导电沟道存在于鳍状物内与栅极电介质相邻。因为这样的构造的导电沟道包括鳍状物的三个不同的平面区域，因而这样的构造已经被称为finFET和三栅极晶体管。也可以使用其他类型的鳍状物构造，例如所谓的双栅极FinFET，其中导电沟道主要仅包括鳍状物的两个侧壁(并且不包括(例如)鳍状物的顶部)。全环栅(GAA)晶体管(有时称为纳米线或纳米带晶体管)被配置为与基于鳍状物的晶体管类似，但是没有栅极处于三个部分上(因而有三个有效栅极)的鳍状物沟道区，相反地具有用于沟道区的一个或多个纳米线/纳米带，并且栅极材料大致包围每个纳米线/纳米带。包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器以及其他无源和有源电子器件的电路器件的提高的性能通常是这些器件的设计、制造和操作期间考虑的主要因素。例如，在MOSFET器件(例如，那些用在CMOS结构中的MOSFET器件)的设计以及制造或形成期间，往往希望提高n沟道器件和接触区中的电子和p沟道器件和接触区中的空穴的移动。这样的提高的迁移率可以通过降低接触电阻来实现。在源极和漏极的接触区，导电材料被沉积在源极/漏极材料的掺杂的表面上，从而提供接触部。导电材料和掺杂的半导体表面之间的相互作用产生了半导体结。所得到的半导体结由导带和费米能级之间的肖特基势垒高度表征。电子穿过肖特基势垒的传导受到该势垒高度的限制，并且导致接触电阻。附图说明图1是示出了易受高接触电阻影响的MOS器件的电阻部件的图示。图2示出了根据本公开的一个或多个实施例的包括源极接触部和漏极接触部以及栅电极中的一个或多个(其包括含有过渡金属的晶态合金)的集成电路结构的形成方法。图3A示出了根据实施例的在沟槽中沉积沟槽隔离材料并且对沟槽隔离材料进行蚀刻从而使其凹陷到鳍状物的水平以下之后的包括鳍状物的半导体衬底的透视图。图3B示出了根据实施例的在鳍状物上形成虚设栅极之后的包括虚设栅极的图3A的结构的透视图。图3C示出了根据实施例的在沉积绝缘体层并将绝缘体层抛光至虚设栅极的顶部之后的包括绝缘体层的图3B的结构的透视图。图3D示出了根据实施例的在通过光刻限定虚设栅极结构之上的待打开的区域之后的图3C的结构的透视图。图3E示出了根据实施例的在从打开的区域去除了虚设栅极结构以重新暴露鳍状物的沟道区之后的图3D的结构的透视图。图3F示出了图3E所示的结构的顶视平面图。图3G示出了垂直于鳍状物并且穿过图3F所示的结构的沟道区截取的正视截面图。图3H示出了根据一个或多个实施例的在进行额外的处理以形成半导体器件之后的图3G的结构的透视图。图4A示出了根据一个或多个实施例的NMOS栅极的能带图。图4B示出了根据一个或多个实施例的PMOS栅极的能带图。图5示出了针对Co2FeAlxSi1-x(0≤x≤l)的作为能量(eV)的函数的态密度(态/eV)。图6A示出了根据一个或多个实施例的p-掺杂的源极区和p-掺杂的漏极区的能带图。图6B示出了根据一个或多个实施例的n-掺杂的源极区和n-掺杂的漏极区的能带图。图7示出了一类基于锰(Mn)的赫斯勒合金的晶格参数。图8示出了根据另一个实施例的包括源极接触部和漏极接触部(其包括含有过渡金属的晶态合金)的晶体管器件的正视截面图。图9是根据本公开的实施例进行配置的计算系统的图示。仅出于示出的目的，附图描绘了本公开的各种实施例。在附图中，可以通过类似的附图标记表示在各附图中示出的每个等同或近似等同的部件。为了清楚起见，并未在每幅附图中对每个部件都做出标示。应当认识到，附图未必是按比例绘制的，也并非意在使本公开局限于所示的特定构造。例如，尽管一些附图大致指示了直线、直角和平滑的表面，但是鉴于所使用的处理设备和技术的现实世界局限性，晶体管结构的实际实施方式可以具有不那么理想的直线和直角，并且一些特征可以具有表面形貌或以其他方式是非平滑的。简言之，提供附图只是为了示出示例性结构。通过下文的详细讨论，各种变化、构造和其他实施例将变得显而易见。具体实施方式公开了用于形成包括源极接触部和漏极接触部以及栅电极中的一个或多个(其包括含有过渡金属的晶态合金)的半导体集成电路的技术。所述晶态合金有助于降低对于半导体器件的接触电阻。在本公开的一些实施例中，这一接触电阻的降低是通过使晶态合金的功函数与源极区和漏极区的功函数对齐，使得与晶态合金与源极区之间的界面和晶态合金与漏极区之间的界面相关联的肖特基势垒高度处于小于或等于0.3eV的范围内而实现的。还应当认识到，所公开的技术可以提供各种优于标准MOSFET的优点，例如缩放的器件中的降低的接触电阻，其可以使整个器件能够在更低的电压下以更高的性能、更高的效率工作。一般概览如图1所示，形成于衬底105上的MOS器件(例如PMOS或NMOS晶体管100)包括源极接触部110、掺杂的源极区120、处于源极接触部110和栅极堆叠体(包括栅极电介质145和栅电极140)之间的栅极间隔体130、处于栅极电介质145下方的沟道区150、掺杂的漏极区160、漏极接触部170以及处于漏极接触部170和栅极堆叠体之间的栅极间隔体180。晶体管100的总电阻包括来自接触电阻Rcontact、间隔体电阻Rspacer和沟道电阻Rchannel的贡献。因为源极接触部和漏极接触部的尺寸接近电子的平均自由程，在缩放的CMOS晶体管中源极接触电阻和漏极接触电阻可能显著增大。增大的接触电阻和增大的接入电阻Rext(Rext＝Rcontact+Rspacer)可以使晶体管变慢并且降低其效率。由于不断降低器件的所有尺寸的技术缩放的原因，随着沟道区的长度被不断缩小，沟道电阻对总电阻的贡献下降，并且接触电阻的贡献作为总器件电阻的百分比有可能升高，并且可以变得大于沟道电阻。现有的针对晶体管器件(特别是III-V晶体管器件)的接触部策略受到相对于金属接触部的大的肖特基势垒高度的困扰，其原因部分在于费米能级钉扎，如果不进行适当管理，费米能级钉扎转而本文档来自技高网...

【技术保护点】
1.一种非平面半导体器件，包括：/n三维沟道区；/n栅电极，所述栅电极至少处于所述三维沟道区上方，所述栅电极包括含有过渡金属的第一晶态合金；以及/n栅极电介质，所述栅极电介质处于所述栅电极和所述三维沟道区之间。/n

【技术特征摘要】
【国外来华专利技术】1.一种非平面半导体器件，包括：
三维沟道区；
栅电极，所述栅电极至少处于所述三维沟道区上方，所述栅电极包括含有过渡金属的第一晶态合金；以及
栅极电介质，所述栅极电介质处于所述栅电极和所述三维沟道区之间。


2.根据权利要求1所述的非平面半导体器件，还包括与所述沟道区相邻的源极区、处于所述源极区上的源极接触部、与所述沟道区相邻的漏极区以及处于所述漏极区上的漏极接触部。


3.根据权利要求1所述的非平面半导体器件，其中，所述三维沟道区包括硅(Si)或者III-V族半导体材料之一。


4.根据权利要求1所述的非平面半导体器件，其中，所述第一晶态合金的功函数与所述三维沟道区的功函数对齐，使得所述非平面半导体器件的阈值电压处于0.2V和0.7V之间的范围内。


5.根据权利要求1所述的非平面半导体器件，其中，所述第一晶态合金包括钴-铁-铝-硅合金(Co2FeSi、Co2FeAlxSi1-x，0≤x≤l)、钴-锰-硅合金(Co2MnSi)、钴-铁-硅-锗合金(Co2FeSiGe)、钴-铬-铁-铝合金(Co2CrFeAl、Co2Cr0.5Fe0.5Al)、钴-铁-锗-镓合金(Co2FeGeGa)、锰-镓合金(Mn3Ga)、锰-锗合金(Mn3Ge)、锰-锗-镓合金(Mn3GeGa)或者铁-锰-硅合金(Fe3-xMnxSi，0≤x≤1.5)的至少其中之一。


6.根据权利要求1所述的非平面半导体器件，其中，所述第一晶态合金包括M-锰-锗合金(M2MnGe)、M-锰-镓合金(M2MnGa)、M-锰-铝合金(M2MnAl)、M-锰-锑合金(MMnSb)或M-锰-铟合金(M2MnIn)的至少其中之一，其中，M是钴(Co)、镍(Ni)、铜(Cu)、铑(Rh)、钯(Pd)或铂(Pt)之一。


7.根据权利要求1-6中的任一项所述的非平面半导体器件，还包括直接处于所述栅极电介质和所述栅电极之间的第一层，所述第一层包括氧化镁(MgO)、氧化铝镁(MgAlO)、钛酸锶(SrTiO3)、氧化铝(A12O3)、氧化钪镝(DyScO3)、氧化钪铌(NbScO3)或钛酸锶铌(NbSrTiO3)的至少其中之一。


8.根据权利要求7所述的非平面半导体器件，其中，所述第一层与所述第一晶态合金晶格匹配。


9.根据权利要求8所述的非平面半导体器件，其中，所述第一层具有第一晶格参数，并且所述第一晶态合金具有处于所述第一晶格参数的+/-2％内的第二晶格参数。


10.根据权利要求8所述的非平面半导体器件，其中，所述第一层具有第一晶格参数，并且所述第一晶态合金具有处于所述第一晶格参数的容差内的第二晶格参数，使得存在跨越所述第一层和所述第一晶态合金之间的整个界面的晶格连续性。


11.一种形成非平面半导体器件的方法，所述方法包括：
形成三维沟道区；
至少在所述三维沟道区上方形成栅电极，所述栅电极包括含有过渡金属的第一晶态合金；以及
在所述栅电极和所述三维沟道区之间...

【专利技术属性】
技术研发人员：S·马尼帕特鲁尼，D·E·尼科诺夫，U·E·阿维奇，C·J·维甘德，A·乔杜里，J·S·沙瓦拉，I·A·扬，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US