半导体器件、存储器制造技术

本实用新型专利技术提供了一种半导体器件、存储器。在本实用新型专利技术提供的半导体器件中，位线接触塞形成在有源区上并且还局部形成在栅极沟槽中的绝缘材料层上，以使得位线接触塞能够与有源区充分接触，即使在位线接触塞中形成有空隙，仍然能够确保位线接触塞与有源区之间的电性传输性能。此时，针对允许有空隙的位线接触塞而言，其制作难度更低、制备过程更快，相应的可以有效提升存储器的产能。

Semiconductor device, memory

【技术实现步骤摘要】
半导体器件、存储器
本技术涉及半导体
，特别涉及一种半导体器件，以及一种存储器。
技术介绍
随着半导体技术的不断发展，半导体器件的尺寸不断缩减，进而使得半导体器件的制备难度更大、生产效率低，并且还会使得半导体加工设备的利用率较低。以存储器为例，进一步例如为动态随机存储器(DynamicRandomAccessMemory，DRAM)，其通常包括存储晶体管以及位线和字线，以利用所述字线和位线选定相应的存储晶体管并控制被选定的存储晶体管的导通。基于现有的存储器而言，在制备位线时，为确保位线能够与存储晶体管之间具有良好的电性连接，则对位线(尤其是位线接触塞)的制备工艺的要求也较高，例如所采用的沉积工艺的要求也更为严格。此时，则必然会导致位线的制作要求严格、制备过程较慢，不仅会影响存储器的生产效率，并且还会使得半导体加工设备的利用率较低。
技术实现思路
本技术的目的在于提供一种半导体器件，以降低半导体器件的制作难度，加快半导体器件的制备过程，以利于提升产能。为解决上述技术问题，本技术提供一种半导体器件，包括：衬底，所述衬底中形成有多个有源区和至少一栅极沟槽，所述栅极沟槽至少部分位于所述有源区中；依次填充在所述栅极沟槽中的掩埋栅电极和绝缘材料层；以及，局部形成在所述绝缘材料层上并耦合到所述有源区的位线接触塞，并且所述位线接触塞中设置有空隙。另外，本技术还提供一种存储器，包括：衬底，所述衬底中形成有多个有源区；至少一位线，形成在所述衬底上并沿着第一方向延伸，以使相应的有源区电性连接至所述位线，以及所述位线包括由下至上堆叠设置的第一导电层和第二导电层，所述第一导电层耦合至所述有源区用于构成位线接触塞，并且所述位线接触塞的最大宽度尺寸大于所述第二导电层的最大宽度尺寸，并且所述位线接触塞中还形成有至少一个空隙。本技术提供的半导体器件中，位线接触塞局部形成在绝缘材料层上并耦合到所述有源区，即相当于，所述位线接触塞形成在有源区上并且还进一步横向延伸至掩埋栅电极的上方。如此，即可使所述位线接触塞具备较大的宽度尺寸，以使所述位线接触塞和有源区之间具备尽可能大的接触面积，从而有利于降低位线接触接触塞和有源区之间的接触电阻。可见，即使在位线接触塞中形成有空隙，然而由于形成有空隙的位线接触塞能够与有源区充分接触，从而仍然可以保障位线接触塞与有源区之间的信号传输性能。并且，针对允许形成有空隙的位线接触塞而言，在其制备过程中，即可以采用快速沉积的方式以更快的制备所述位线接触塞，进而能够加快位线接触塞的制备过程，相应的提高了半导体器件的制备效率，有效提升产能，并提高半导体加工设备的利用率。附图说明图1为本技术实施例一中的半导体器件的俯视图；图2a为本技术实施例一中的半导体器件沿着aa’方向的剖面示意图；图2b为本技术实施例一中的半导体器件沿着bb’方向的剖面示意图；图3为本技术实施例一中的半导体器件的形成方法的流程示意图；图4a～图4e为本技术实施例一中的半导体器件的形成方法在其制备过程中的结构示意图；图5为本技术实施例二中的半导体器件的结构示意图。其中，附图标记如下：100-衬底；101-沟槽隔离结构；110-第一源/漏区；120-第二源/漏区；200-字线；200a-字线沟槽；210-绝缘材料层；300-位线；310/310’-位线接触塞；310a/310a’-空隙；310b-弧形侧壁；320-第二导电层；330-第三导电层；340-遮盖层；400-隔离层；510-第一牺牲材料层；520-第二牺牲材料层；600-位线沟槽；610-第一凹槽；620-第二凹槽；630-第三凹槽；AA-有源区。具体实施方式以下结合附图和具体实施例对本技术提出的半导体器件、存储器作进一步详细说明。根据下面说明，本技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本技术实施例的目的。实施例一图1为本技术实施例一中的半导体器件的俯视图，图2a为本技术实施例一中的半导体器件沿着aa’方向的剖面示意图，图2b为本技术实施例一中的半导体器件沿着bb’方向的剖面示意图。如图1和图2a～图2b所示，所述半导体器件包括衬底100以及形成在所述衬底100上的掩埋栅电极200和位线300。进一步的，所述衬底100中形成有多个有源区AA。其中，所述半导体器件例如为存储器。本实施例中，以所述半导体器件为存储器为例进行说明，基于此，则所述有源区AA中还可以形成有第一源/漏区110和第二源/漏区120，以用于构成存储晶体管。其中，相邻的有源区AA之间例如可利用沟槽隔离结构101相互分隔。继续参考图1和图2a～图2b所示，所述衬底100中还形成有栅极沟槽200a，所述栅极沟槽200a至少部分位于所述有源区AA中。以及，在所述栅极沟槽200a中还依次填充有掩埋栅电极200和绝缘材料层210。在以存储器为例的实施例中，所述掩埋栅电极200例如用于构成字线，基于此，所述掩埋栅电极200即沿着第二方向(X方向)延伸，并与相应的有源区AA相交，以及所述字线中与有源区AA相交的部分位于所述第一源/漏区110和第二源/漏区120之间(即，所述第一源/漏区110和所述第二源/漏区120分别位于所述字线的两侧)，用于构成所述存储晶体管的栅极结构。本实施例中，所述掩埋栅电极200的顶部位置低于所述栅极沟槽200a的顶部位置，以及所述绝缘材料层210即填充在所述栅极沟槽200a高于所述掩埋栅电极200的空间中，以利用所述绝缘材料层210覆盖所述掩埋栅电极200，以避免所述掩埋栅电极200暴露出。重点参考图1和图2a～图2b所示，所述位线300形成在所述衬底100上并沿着第一方向(即，Y方向)延伸，并与相应的有源区AA空间相交，以使相应的有源区AA电性连接至所述位线300。本实施例中，所述有源区AA中的第一源/漏区110电性连接至所述位线300。进一步的，所述位线300包括：局部形成在所述绝缘材料层210上并耦合到所述有源区AA的位线接触塞310，并且所述位线接触塞310中设置有空隙310a。具体的，所述位线接触塞310例如可采用第一导电层形成，以及所述第一导电层的材料例如包括多晶硅等。本实施例中，位线接触塞310从所述第一源/漏区110横向延伸至所述绝缘材料层210，此时，所述位线接触塞310的底表面在第一方向上的长度尺寸，即大于等于所述第一源/漏区110在第一方向上的长度尺寸，从而可以充分利用第一源/漏区110的接触表面，实现位线接触塞310与第一源/漏区110之间的本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底，所述衬底中形成有多个有源区和至少一栅极沟槽，所述栅极沟槽至少部分位于所述有源区中；/n依次填充在所述栅极沟槽中的掩埋栅电极和绝缘材料层；以及，/n局部形成在所述绝缘材料层上并耦合到所述有源区的位线接触塞，并且所述位线接触塞中设置有空隙。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中形成有多个有源区和至少一栅极沟槽，所述栅极沟槽至少部分位于所述有源区中；
依次填充在所述栅极沟槽中的掩埋栅电极和绝缘材料层；以及，
局部形成在所述绝缘材料层上并耦合到所述有源区的位线接触塞，并且所述位线接触塞中设置有空隙。


2.如权利要求1所述的半导体器件，其特征在于，所述位线接触塞从高于所述绝缘材料层的顶表面延伸至所述绝缘材料层的预定深度位置，所述预定深度位置高于所述掩埋栅电极的顶表面。


3.如权利要求2所述的半导体器件，其特征在于，所述位线接触塞中从所述绝缘材料层的顶表面延伸至所述预定深度位置的部分构成位线接触塞下部，所述位线接触塞下部的截面为梯形截面，并且所述位线接触塞下部的梯形截面的下底边的长度大于上底边的长度。


4.如权利要求1所述的半导体器件，其特征在于，所述位线接触塞具有两个相互面对的凸出型侧壁，在所述位线接触塞相互正对的两个凸出型侧壁之间的区域中形成有所述空隙。


5.如权利要求4所述的半导体器件，其特征在于，所述凸出型侧壁为弧形侧壁。


6.一种存储器，其特征在于，包括：
衬底，所述衬底中形成有多个有源区；
至少一位线，形成在所述衬底上并沿着第...

【专利技术属性】
技术研发人员：何世伟，黄德浩，朱贤士，周运帆，黄丰铭，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：福建;35