一种多芯片封装结构及制造方法技术

本发明专利技术公开了一种多芯片封装结构及制造方法，包括底层基板、存储芯片和塑封体，所述底层基板顶面的中间位置粘接有载体层，且载体层内嵌设有控制芯片，并且载体层的顶面堆叠有多个存储芯片，所述载体层的两侧位于底层基板的顶面分别通过锡球安装有第一逻辑单元和第二逻辑单元；本发明专利技术中，通过在底层基板上面增加第一逻辑单元和第二逻辑单元，存储芯片和底层基板形成电性连接，第一逻辑单元和第二逻辑单元通过锡球和底层基板形成电性连接，部分堆叠的存储芯片通过WB(wire bond)打线与第一逻辑单元和第二逻辑单元电性连接，实现多个堆叠的存储芯片打线连接，在不受基板单元数量和基板走线层数限制的情况下，可以解决布线空间和打线空间问题。

【技术实现步骤摘要】
一种多芯片封装结构及制造方法
本专利技术涉及存储芯片封装
，尤其涉及一种多芯片封装结构及制造方法。
技术介绍
在集成电路的制作中，芯片是经由晶圆制作、形成集成电路以及切割晶圆等步骤而完成。晶圆具有一有源面，其泛指晶圆的具有有源元件的表面。当晶圆内部的集成电路完成之后，晶圆的有源面更配置有多个接垫，以使最终由晶圆切割所形成的芯片可经由这些接垫而向外电性连接于一承载器。承载器例如为一导线架或一封装基板。芯片可以打线接合技术或覆晶接合技术连接至承载器上，使得芯片的这些接垫可电性连接于承载器的多个接垫，以构成一芯片封装结构。半导体芯片封装尤其是存储类芯片封装趋势是封装厚度薄，体积小，集成度高，多芯片堆叠的可靠性和高集成度成为了封装的一大趋势，同时对于布线和打线空间有限制，是行业技术人员的挑战。为此，提出了一种多芯片封装结构用以解决上述弊端。
技术实现思路
本专利技术的目的是为了解决现有技术中存在的缺点，而提出的一种多芯片封装结构及制造方法。为了实现上述目的，本专利技术采用了如下技术方案：一种多芯本文档来自技高网...

【技术保护点】
1.一种多芯片封装结构，包括底层基板(1)、存储芯片(6)和塑封体(10)，其特征在于：所述底层基板(1)顶面的中间位置粘接有载体层(3)，且载体层(3)内嵌设有控制芯片(4)，并且载体层(3)的顶面堆叠有多个存储芯片(6)，所述载体层(3)的两侧位于底层基板(1)的顶面分别通过锡球(2)安装有第一逻辑单元(8)和第二逻辑单元(11)，所述第一逻辑单元(8)和第二逻辑单元(11)分别通过多股WB打线(5)与堆叠的多个存储芯片(6)电性连接，所述底层基板(1)、第一逻辑单元(8)和第二逻辑单元(11)内部均设置有金属层(9)，所述底层基板(1)的顶面封装有塑封体(10)。/n

【技术特征摘要】
1.一种多芯片封装结构，包括底层基板(1)、存储芯片(6)和塑封体(10)，其特征在于：所述底层基板(1)顶面的中间位置粘接有载体层(3)，且载体层(3)内嵌设有控制芯片(4)，并且载体层(3)的顶面堆叠有多个存储芯片(6)，所述载体层(3)的两侧位于底层基板(1)的顶面分别通过锡球(2)安装有第一逻辑单元(8)和第二逻辑单元(11)，所述第一逻辑单元(8)和第二逻辑单元(11)分别通过多股WB打线(5)与堆叠的多个存储芯片(6)电性连接，所述底层基板(1)、第一逻辑单元(8)和第二逻辑单元(11)内部均设置有金属层(9)，所述底层基板(1)的顶面封装有塑封体(10)。


2.根据权利要求1所述的一种多芯片封装结构，其特征在于：所述底层基板(1)的底面等距设置有多个锡球(2)，且多个锡球(2)分别通过底层基板(1)的金属层(9)与对应的第一逻辑单元(8)和第二逻辑单元(11)电性连接。


3.根据权利要求1所述的一种多芯片封装结构，其特征在于：所述载体层(3)内嵌设的控制芯片(4)通过WB打线(5)与底层基板(1)上对应的金属层(9)电性连接。


4.根据权利要求1所述的一种多芯片封装结构，其特征在于：所述载体层(3)顶面堆叠的存储芯片(6)呈阶梯状分布。


5.根据权利要求1所述的一种多芯片封装结构，其特征在于：所述载体层(3)为FOD材料构成。


6.根据权利要求1所述的一种多芯片封装结构，其特征在...

【专利技术属性】
技术研发人员：熊涛，马晓建，王蕊，
申请(专利权)人：华天科技西安有限公司，
类型：发明
国别省市：陕西;61