半导体器件制造技术

本发明专利技术提供了一种半导体器件。半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年9月6日提交的申请号为10-2018-0106651的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及执行掩蔽写入操作的半导体器件。
技术介绍
一般来说，诸如动态随机存取存储器(DRAM)器件之类的半导体器件可以包括多个存储体组，其具有通过地址来选择的单元阵列。存储体组中的每一个可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任一个，并且可以执行用于通过输入/输出(I/O)线来输出在所选的存储体组所包括的单元阵列中储存的数据的列操作。
技术实现思路
根据一个实施例，一种半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。所述多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。根据另一实施例，一种半导体器件包括存储体控制电路、信号合成电路和列信号生成电路。存储体控制电路被配置成响应于第一和第二读取锁存脉冲来从第一和第二读取存储体地址信号生成第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号。此外，存储体控制电路被配置成响应于第一和第二写入锁存脉冲来从第一和第二写入存储体地址信号生成第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号。信号合成电路被配置成通过合成在掩蔽写入操作的内部读取操作期间按顺序被使能的第一和第二读取脉冲来生成读取合成信号。此外，信号合成电路被配置成通过合成在掩蔽写入操作的写入操作期间按顺序被使能的第一和第二写入脉冲来生成写入合成信号。列信号生成电路被配置成响应于读取合成信号来将第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号输出为第一和第二读取列信号。此外，列信号生成电路被配置成响应于写入合成信号来将第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号输出为第一和第二写入列信号。附图说明图1示出了图示根据本公开的一个实施例的半导体器件的配置的框图。图2示出了图示图1的半导体器件中包括的锁存脉冲生成电路的配置的框图。图3示出了图示图1的半导体器件中包括的存储体地址生成电路的配置的框图。图4示出了图示图3的存储体地址生成电路中包括的第一计数器的配置的电路图。图5示出了图示图3的存储体地址生成电路中包括的第一管道电路的配置的框图。图6示出了图示图3的存储体地址生成电路中包括的第二计数器的配置的电路图。图7示出了图示图3的存储体地址生成电路中包括的第二管道电路的配置的框图。图8示出了图示图1的半导体器件中包括的列控制电路的配置的框图。图9示出了图示图8的列控制电路中包括的存储体控制电路的配置的框图。图10示出了图示图9的存储体控制电路中包括的第一存储体控制电路的配置的电路图。图11示出了图示图8的列控制电路中包括的信号合成电路的配置的电路图。图12示出了图示图8的列控制电路中包括的列信号生成电路的配置的框图。图13示出了图示图12的列信号生成电路中包括的第一列信号生成电路的配置的电路图。图14示出了图示根据本公开的一个实施例的半导体器件的操作的时序图。图15示出了图示包括图1至图14中示出的半导体器件的电子系统的配置的框图。具体实施方式下面参考附图来描述本公开的各个实施例。所述的实施例仅为了说明的目的，并且不意在限制本公开的范围。半导体器件可以提供存储体组模式以包括8存储体模式和16存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式中，可以通过一个命令来执行针对被包括在存储体组中的一个存储体的列操作。在8存储体模式中，通过一个命令来按顺序执行分别针对被包括在单个存储体组中的两个存储体的列操作。在16存储体模式中，通过一个命令来按顺序执行分别针对被包括在单个存储体组中的四个存储体的列操作。如在图1中图示的，根据一个实施例的半导体器件可以包括命令解码器1、读取/写入控制电路2、锁存脉冲生成电路3、存储体地址生成电路4、列控制电路5和核心电路6。如果命令/地址信号CA<1:N>具有用于执行掩蔽写入操作的逻辑电平组合，命令解码器1可以响应于芯片选择信号CS、与内部时钟信号ICLK以及反相的内部时钟信号ICLKB同步以生成掩蔽写入信号EMWT。命令解码器1可以响应于芯片选择信号CS、与内部时钟信号ICLK和反相的内部时钟信号ICLKB同步地对命令/地址信号CA<1:N>进行解码以生成掩蔽写入信号EMWT。对于不同的实施例，可以不同地设置用于生成掩蔽写入信号EMWT的命令/地址信号CA<1:N>的逻辑电平组合。掩蔽写入操作意指如下操作，所述操作包括通过一个命令来按顺序执行的内部读取操作和写入操作。对于不同的实施例，命令/地址信号CA<1:N>中包括的比特位的数目可以是不同的。命令/地址信号CA<1:N>可以包括用于生成掩蔽写入信号EMWT的比特位、用于生成第一至第四(即第一、第二、第三和第四)读取存储体地址信号BA_MWT<1:4>的比特位、以及用于生成第一至第四写入存储体地址信号BA<1:4>的比特位。读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的读取控制信号RDTF和写入控制信号WTTF。读取/写入控制电路2可以在从生成读取控制信号RDTF的时间点起经过了用于执行内部读取操作的时间之后生成写入控制信号。内部读取操作和写入操作可以利用为32的突发长度来执行。对于突发长度，‘32’意指通过利用一个写入命令或一个读取命令执行的单个操作而输入到核心电路6或者从核心电路6输出32比特位的数据。根据实施例，内部读取操作和写入操作的突发长度可以被设置成“4”、“8”、“16”等等。读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的第一读取脉冲RDAYP和第二读取脉冲IRDAYP。读取/写入控制电路2可以在从响应于掩蔽写入信号EMWT而生成第一读取脉冲RDAYP的时间点起经过了用于执行内部读取操作的时间之后生成第二读取脉冲IRDAYP。读取/写入控制电路2可以生成响应于掩蔽写入信号EMWT而按顺序被使能的第一写入脉冲WTAYP和第二写入脉冲IWTAYP。读取/写入控制电路2可以在从响应于掩蔽写入信号EMWT而生成第一写入脉冲WTAYP的时间点起经过了用于执行写入操作的时间之后生成第二写入脉冲IWTAYP。锁存脉冲生成电路3可以锁存第一读取脉冲RDAYP和第二读取脉冲IRDAYP，并且可以使第一和第二读取脉冲RDAYP和IRDAYP的锁存脉冲延迟预定的时段，以生成第一读取锁存脉冲ADD_LATP_MWT和第二读取锁存脉冲IADD_LAT本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n列控制电路，其被配置成：响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲，从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号；以及/n核心电路，其包括多个存储体，其中，进行如下至少一者：/n所述多个存储体中的存储体通过所述读取列信号来激活以执行内部读取操作，/n以及/n所述多个存储体中的存储体通过所述写入列信号来激活以执行写入操作。/n

【技术特征摘要】
20180906 KR 10-2018-01066511.一种半导体器件，包括：
列控制电路，其被配置成：响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲，从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号；以及
核心电路，其包括多个存储体，其中，进行如下至少一者：
所述多个存储体中的存储体通过所述读取列信号来激活以执行内部读取操作，
以及
所述多个存储体中的存储体通过所述写入列信号来激活以执行写入操作。


2.根据权利要求1所述的半导体器件，其中，所述掩蔽写入操作包括执行按顺序被执行的所述内部读取操作和所述写入操作。


3.根据权利要求1所述的半导体器件，其中，在所述写入操作期间激活的所述存储体与在所述内部读取操作期间激活的所述存储体相同。


4.根据权利要求1所述的半导体器件，其中，所述列控制电路中断所述写入锁存脉冲在所述内部读取操作期间输入到所述列控制电路。


5.根据权利要求1所述的半导体器件，
其中，所述读取锁存脉冲包括第一和第二读取锁存脉冲；
其中，所述读取存储体地址信号包括第一、第二、第三和第四读取存储体地址信号；
其中，所述写入锁存脉冲包括第一和第二写入锁存脉冲；
其中，所述写入存储体地址信号包括第一、第二、第三和第四写入存储体地址信号；
其中，所述读取列信号包括第一、第二、第三和第四读取列信号；
其中，所述写入列信号包括第一、第二、第三和第四写入列信号；以及
其中，所述列控制电路包括：
存储体控制电路，其被配置成响应于所述第一和第二读取锁存脉冲来从所述第一、第二、第三和第四读取存储体地址信号生成第一、第二、第三和第四读取锁存地址信号或者第一、第二、第三和第四内部读取锁存地址信号，以及被配置成响应于所述第一和第二写入锁存脉冲来从所述第一、第二、第三和第四写入存储体地址信号生成第一、第二、第三和第四写入锁存地址信号或者第一、第二、第三和第四内部写入锁存地址信号；
信号合成电路，其被配置成通过合成在所述内部读取操作期间按顺序使能的第一和第二读取脉冲来生成读取合成信号，以及被配置成通过合成在所述写入操作期间按顺序使能的第一和第二写入脉冲来生成写入合成信号；以及
列信号生成电路，其被配置成响应于所述读取合成信号来将所述第一、第二、第三和第四读取锁存地址信号或者所述第一、第二、第三和第四内部读取锁存地址信号输出为所述第一、第二、第三和第四读取列信号，以及被配置成响应于所述写入合成信号来将所述第一、第二、第三和第四写入锁存地址信号或者所述第一、第二、第三和第四内部写入锁存地址信号输出为所述第一、第二、第三和第四写入列信号。


6.根据权利要求5所述的半导体器件，其中，所述存储体控制电路包括：
第一存储体控制电路，其被配置成响应于所述第一和第二读取锁存脉冲来从所述第一读取存储体地址信号生成所述第一读取锁存地址信号或所述第一内部读取锁存地址信号，以及被配置成响应于所述第一和第二写入锁存脉冲来从所述第一写入存储体地址信号生成所述第一写入锁存地址信号或所述第一内部写入锁存地址信号；
第二存储体控制电路，其被配置成响应于所述第一和第二读取锁存脉冲来从所述第二读取存储体地址信号生成所述第二读取锁存地址信号或所述第二内部读取锁存地址信号，以及被配置成响应于所述第一和第二写入锁存脉冲来从所述第二写入存储体地址信号生成所述第二写入锁存地址信号或所述第二内部写入锁存地址信号；
第三存储体控制电路，其被配置成响应于所述第一和第二读取锁存脉冲来从所述第三读取存储体地址信号生成所述第三读取锁存地址信号或所述第三内部读取锁存地址信号，以及被配置成响应于所述第一和第二写入锁存脉冲来从所述第三写入存储体地址信号生成所述第三写入锁存地址信号或所述第三内部写入锁存地址信号；以及
第四存储体控制电路，其被配置成响应于所述第一和第二读取锁存脉冲来从所述第四读取存储体地址信号生成所述第四读取锁存地址信号或所述第四内部读取锁存地址信号，以及被配置成响应于所述第一和第二写入锁存脉冲来从所述第四写入存储体地址信号生成所述第四写入锁存地址信号或所述第四内部写入锁存地址信号。


7.根据权利要求5所述的半导体器件，其中，所述信号合成电路包括：
第一合成电路，其被配置成生成所述读取合成信号，当所述第一和第二读取脉冲中的任一个被输入到所述第一合成电路时所述读取合成信号被使能；以及
第二合成电路，其被配置成生成所述写入合成信号，当所述第一和第二写入脉冲中的任一个被输入到所述第二合成电路时所述写入合成信号被使能。


8.根据权利要求5所述的半导体器件，其中，所述列信号生成电路包括：
第一列信号生成电路，其被配置成响应于所述读取合成信号而将所述第一读取锁存地址信号和所述第一内部读取锁存地址信号输出为所述第一读取列信号，被配置成响应于所述写入合成信号而将所述第一写入锁存地址信号和所述第一内部写入锁存地址信号输出为所述第一写入列信号，以及被配置成响应于写入/读取控制信号来中断所述第一写入锁存地址信号和所述第一内部写入锁存地址信号的输入；
第二列信号生成电路，其被配置成响应于所述读取合成信号而将所述第二读取锁存地址信号和所述第二内部读取锁存地址信号输出为所述第二读取列信号，被配置成响应于所述写入合成信号而将所述第二写入锁存地址信号和所述第二内部写入锁存地址信号输出为所述第二写入列信号，以及被配置成响应于所述写入/读取控制信号来中断所述第二写入锁存地址信号和所述第二内部写入锁存地址信号的输入；
第三列信号生成电路，其被配置成响应于所述读取合成信号而将所述第三读取锁存地址信号和所述第三内部读取锁存地址信号输出为所述第三读取列信号，被配置成响应于所述写入合成信号而将所述第三写入锁存地址信号和所述第三内部写入锁存地址信号输出为所述第三写入列信号，以及被配置成响应于所述写入/读取控制信号来中断所述第三写入锁存地址信号和所述第三内部写入锁存地址信号的输入；以及
第四列信号生成电路，其被配置成响应于所述读取合成信号而将所述第四读取锁存地址信号和所述第四内部读取锁存地址信号输出为所述第四读取列信号，被配置成响应于所述写入合成信号而将所述第四写入锁存地址信号和所述第四内部写入锁存地址信号输出为所述第四写入列信号，以及被配置成响应于所述写入/读取控制信号来中断所述第四写入锁存地址信号和所述第四内部写入锁存地址信号的输入。


9.根据权利要求1所述的半导体器件，还包括：
读取/写入控制电路，其被配置成：生成响应于在所述掩蔽写入操作期间被使能的掩蔽写入信号而按顺序被使能的读取控制信号和写入控制信号，以及被配置成：生成响应于所述掩蔽写入信号而按顺序被使能的读取脉冲和写入脉冲；
锁存脉冲生成电路，其被配置成将所述读取脉冲锁存和延迟预定的时段以生成所述读取锁存脉冲，以及被配置成将所述写入脉冲锁存和延迟所述预定的时段以生成所述写入锁存脉冲；以及
存储体地址生成电路，其被配置成响应于所述读取控制信号而从命令/地址信号生成所述读取存储体地址信号，以及被配置成响应于所述写入控制信号而从所述命令/地址信号生成所述写入存储体地址信号。


10.根据权利要求9所述的半导体器件，
其中，所述命令/地址信号包括第一、第二、第三和第四命令/地址信号；
其中，所述读取存储体地址信号包括第一、第二、第三和第四读取存储体地址信号；
其中，所述写入存储体地址信号包括第一、第二、第三和第四写入存储体地址信号；以及
其中，所述存储体地址生成电路包括：
读取存储体地址生成电路，其被配置成响应于所述读取控制信号而从所述第一、第二、第三和第四命令/地址信号生成所述第一、第二、第三和第四读取存储体地址信号；以及
写入存储体地址生成电路，其被配置成响应于所述写入控制信号而从所述第一、第二、第三和第四命令/地址信号生成所述第一、第二、第三和第四写入存储体地址信...

【专利技术属性】
技术研发人员：金雄来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR