半导体器件及其形成方法技术

一种半导体器件及其形成方法，包括：提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层和位于相邻两层第一鳍部层之间的第二鳍部层；形成伪栅极结构和位于伪栅极结构两侧的第一凹槽和第二凹槽；在第一凹槽侧壁形成第一鳍部凹槽；在第二凹槽侧壁形成第二鳍部凹槽，第二鳍部层形成为第二修正鳍部层，第一鳍部凹槽和第二鳍部凹槽位于相邻第一鳍部层之间，沿鳍部延伸方向上的尺寸第一鳍部凹槽大于第二鳍部凹槽；在第一鳍部凹槽内形成第一隔离层；在第二鳍部凹槽内形成第二隔离层；形成所述第一隔离层后，在第一凹槽内形成漏端掺杂层；形成所述第二隔离层后，在第二凹槽内形成源端掺杂层。所述方法提高了半导体器件的性能。

Semiconductor device and its forming method

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Shortchanneleffect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。然而，现有技术形成的全包围栅极结构半导体器件的性能较差。
技术实现思路
本专利技术解决的技术问题是提供一种半导体器件及其形成方法，以提高全包围栅极结构半导体器件的性能。为解决上述技术问题，本专利技术提供一种半导体器件的形成方法，包括：提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；形成伪栅极结构后，在伪栅极结构两侧的鳍部内分别形成第一凹槽和第二凹槽；去除所述第一凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成第一鳍部凹槽；去除所述第二凹槽侧壁的部分第二鳍部层，在相邻第一鳍部层之间形成第二鳍部凹槽，所述第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二鳍部凹槽沿鳍部延伸方向的尺寸；在第一鳍部凹槽内形成第一隔离层，第一隔离层侧壁与第一凹槽暴露出的第一鳍部层侧壁齐平；在第二鳍部凹槽内形成第二隔离层，第一隔离层侧壁与第二凹槽暴露出的第一鳍部层侧壁齐平；形成所述第一隔离层后，在所述第一凹槽内形成漏端掺杂层；形成所述第二隔离层后，在所述第二凹槽内形成源端掺杂层。可选的，所述第二鳍部凹槽沿鳍部延伸方向的尺寸与第一鳍部凹槽沿鳍部延伸方向的尺寸比为1:4～5:6。可选的，所述在形成第一鳍部凹槽的过程中形成所述第二鳍部凹槽。可选的，所述第一鳍部凹槽和第二鳍部凹槽的形成方法包括：对所述第一凹槽暴露出的鳍部进行离子掺杂，在第一凹槽侧壁的鳍部内形成离子掺杂区；形成离子掺杂区后，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层，在第一凹槽侧壁形成第一鳍部凹槽，在第二凹槽侧壁形成第二鳍部凹槽。可选的，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层的工艺为刻蚀工艺，所述刻蚀工艺对离子掺杂区的刻蚀速率大于对第二鳍部层的刻蚀速率。可选的，所述离子掺杂的工艺为离子注入工艺。可选的，所述离子注入的注入离子为硅离子或者碳离子。可选的，形成所述第一鳍部凹槽后，形成所述第二鳍部凹槽。可选的，形成所述第二鳍部凹槽后，形成所述第一鳍部凹槽。可选的，所述第一鳍部凹槽的形成方法包括：刻蚀去除第一凹槽暴露出的部分第二鳍部层，使得第一凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽。可选的，所述第二鳍部凹槽的形成方法包括：刻蚀去除第二凹槽暴露出的部分第二鳍部层，使得第二凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽，刻蚀去除第二凹槽暴露出的部分第二鳍部层的时间小于刻蚀去除第一凹槽暴露出的部分第二鳍部层的时间。可选的，在形成所述第一隔离层的过程中形成所述第二隔离层。可选的，第一隔离层和第二隔离层的形成方法包括：在所述第一凹槽、第二凹槽、第一鳍部凹槽和第二鳍部凹槽内形成初始隔离层；回刻蚀所述初始隔离层，直至暴露出以所述第一凹槽和第二凹槽底部表面；回刻蚀所述初始隔离层后，以所述伪栅极结构为掩膜刻蚀所述初始隔离层直至暴露出伪栅极结构侧壁表面，在第一鳍部凹槽内形成所述第一隔离层，在第二鳍部凹槽内形成所述第二隔离层。可选的，所述初始隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。可选的，形成所述第一隔离层后，形成所述第二隔离层；或者形成所述第二隔离层后，形成所述第一隔离层。可选的，鳍部的形成方法包括：在所述基底上形成鳍部材料膜，鳍部材料膜包括在基底表面法线方向上层叠的若干第一鳍部膜，相邻两层第一鳍部膜中还具有第二鳍部膜；在所述鳍部材料膜上形成图形化层；以所述图形化层为掩膜，刻蚀所述鳍部材料膜以形成鳍部，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层。可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶锗硅或单晶硅。可选的，形成第一鳍部凹槽和第二鳍部凹槽后，所述第二鳍部层形成为第二修正鳍部层，所述第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷；还包括：形成漏端掺杂层和漏端掺杂层后，在基底和鳍部上形成介质层，介质层覆盖所述伪栅极结构侧壁；形成介质层后，去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。可选的，去除伪栅极层和伪栅极结构覆盖的第二修正鳍部层的步骤包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。本专利技术还一种采用上述任一项方法所形成的半导体器件，包括：基底；位于基底上的鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层；位于所述鳍部上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；位于所述栅极结构两侧的源端掺杂层和漏端掺杂层；位于栅极结构一侧的漏端掺杂层和位于栅极结构另一侧的源端掺杂层；位于相邻第一鳍部层之间的第一隔离层和第二鳍部层，所述第一鳍部层位于漏端掺杂层和栅极结构之间，所述第二隔离层位于漏端掺杂层和栅极结构之间，所述第一隔离层沿鳍部延伸方向的尺寸大于第二隔离层沿鳍部延伸方向的尺寸；位于基底以及鳍部上的介质层，介质层覆盖栅极结构侧壁、源端掺杂层侧壁和顶部表面以及漏端掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。与现有技术相比，本专利技术的技术方案具有以下有益效果：本专利技术技术方案提供的半导体器件的形成方法中，第一隔离层位于第一鳍部凹槽内，第二隔离层位于第二鳍部凹槽内，第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二凹槽沿鳍部延伸方向的尺寸，则第一隔离层沿鳍本文档来自技高网...

【技术保护点】
1.一种半导体器件的形成方法，其特征在于，包括：/n提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；/n形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；/n形成伪栅极结构后，在伪栅极结构两侧的鳍部内分别形成第一凹槽和第二凹槽；/n去除所述第一凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成第一鳍部凹槽；/n去除所述第二凹槽侧壁的部分第二鳍部层，在相邻第一鳍部层之间形成第二鳍部凹槽，所述第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二鳍部凹槽沿鳍部延伸方向的尺寸；/n在第一鳍部凹槽内形成第一隔离层，第一隔离层侧壁与第一凹槽暴露出的第一鳍部层侧壁齐平；/n在第二鳍部凹槽内形成第二隔离层，第一隔离层侧壁与第二凹槽暴露出的第一鳍部层侧壁齐平；/n形成所述第一隔离层后，在所述第一凹槽内形成漏端掺杂层；/n形成所述第二隔离层后，在所述第二凹槽内形成源端掺杂层。/n

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，基底上具有鳍部，鳍部包括若干层沿基底表面法线方向重叠的第一鳍部层、以及位于相邻两层第一鳍部层之间的第二鳍部层；
形成横跨鳍部的伪栅极结构，伪栅极结构覆盖鳍部的部分顶部表面和部分侧壁表面；
形成伪栅极结构后，在伪栅极结构两侧的鳍部内分别形成第一凹槽和第二凹槽；
去除所述第一凹槽侧壁的部分第二鳍部层，在相邻两层第一鳍部层之间形成第一鳍部凹槽；
去除所述第二凹槽侧壁的部分第二鳍部层，在相邻第一鳍部层之间形成第二鳍部凹槽，所述第一鳍部凹槽沿鳍部延伸方向的尺寸大于第二鳍部凹槽沿鳍部延伸方向的尺寸；
在第一鳍部凹槽内形成第一隔离层，第一隔离层侧壁与第一凹槽暴露出的第一鳍部层侧壁齐平；
在第二鳍部凹槽内形成第二隔离层，第一隔离层侧壁与第二凹槽暴露出的第一鳍部层侧壁齐平；
形成所述第一隔离层后，在所述第一凹槽内形成漏端掺杂层；
形成所述第二隔离层后，在所述第二凹槽内形成源端掺杂层。


2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二鳍部凹槽沿鳍部延伸方向的尺寸与第一鳍部凹槽沿鳍部延伸方向的尺寸比为1:4～5:6。


3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述在形成第一鳍部凹槽的过程中形成所述第二鳍部凹槽。


4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一鳍部凹槽和第二鳍部凹槽的形成方法包括：对所述第一凹槽暴露出的鳍部进行离子掺杂，在第一凹槽侧壁的鳍部内形成离子掺杂区；形成离子掺杂区后，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层，在第一凹槽侧壁形成第一鳍部凹槽，在第二凹槽侧壁形成第二鳍部凹槽。


5.根据权利要求4所述的半导体器件的形成方法，其特征在于，去除所述第一凹槽暴露出的第二鳍部层内的离子掺杂区和第二凹槽暴露出的部分第二鳍部层的工艺为刻蚀工艺，所述刻蚀工艺对离子掺杂区的刻蚀速率大于对第二鳍部层的刻蚀速率。


6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述离子掺杂的工艺为离子注入工艺。


7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述离子注入的注入离子为硅离子或者碳离子。


8.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一鳍部凹槽后，形成所述第二鳍部凹槽。


9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二鳍部凹槽后，形成所述第一鳍部凹槽。


10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部凹槽的形成方法包括：刻蚀去除第一凹槽暴露出的部分第二鳍部层，使得第一凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽。


11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第二鳍部凹槽的形成方法包括：刻蚀去除第二凹槽暴露出的部分第二鳍部层，使得第二凹槽侧壁的第二鳍部层相对于第一鳍部层向内凹陷，在第一鳍部层之间形成第二鳍部凹槽，刻蚀去除第二凹槽暴露出的部分第二鳍部层的时间小于刻蚀去除第一凹槽暴露出的部分第二鳍部层的时间。

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【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京;11