半导体结构制造技术

本申请公开了一种半导体结构，该半导体结构用于形成多个器件和测试结构，该半导体结构包括：半导体衬底；外延层，位于半导体衬底的第一表面上；体区，为第一掺杂类型，位于外延层上；沟槽，由体区表面延伸至外延层内；隔离层，至少覆盖沟槽的部分表面；以及掺杂区，填充在沟槽内，掺杂区与外延层为第二掺杂类型，第二掺杂类型与第一掺杂类型相反，其中，在测试结构中，沟槽在体区内限定出体区岛，掺杂区和外延层被隔离层分隔以形成第一电容，掺杂区与体区岛被隔离层分隔以形成第二电容。该测试方法可以在同一半导体结构中检测测试结构的电学参数以估计半导体结构的工艺质量。

Semiconductor structure

【技术实现步骤摘要】
半导体结构
本公开涉及半导体器件制造领域，更具体地，涉及一种半导体结构。
技术介绍
众所周知，PN结是分立器件或者集成电路制造中的基本结构单元。一个制作良好的PN结拥有极好的开关特性，或稳压特性。随着应用的不同也衍生出诸如PIN管、TVS管、开关管、整流管等多种分立器件。在集成电路中经常用来制作隔离、基极、发射极、源漏极等等多种功能区。一个PN结的反向电压是稳定的，PN结的反向击穿电压受势垒区或者空间电荷区的宽度影响，因此一个PN结的击穿电压往往受浓度较低的那一侧影响更大。例如一个浓度较高的N型硅和浓度较低的P型硅烧结在一起，势垒区将在P型硅一侧获得更大的展宽，因此这个PN结的击穿电压将由P型来决定。若低浓度一侧的掺杂浓度不再发生改变，PN结的击穿电压也将趋于稳定。在制作半导体器件时，需要对器件的隔离耐压、阱区浓度、外延电阻率等进行监测，因此希望提出一种测试结构，可以监控若干工艺的一致性和稳定性。
技术实现思路
有鉴于此，本公开提供了一种半导体结构，可以在同一半导体结构中检测测试结构的电学参数以估计半导体结构的工艺质量。根据本公提供的一种半导体结构，包括：用于形成多个器件和测试结构，其特征在于，所述半导体结构包括：半导体衬底；外延层，位于所述半导体衬底的第一表面上；体区，为第一掺杂类型，位于所述外延层上；沟槽，由所述体区表面延伸至所述外延层内；隔离层，至少覆盖所述沟槽的部分表面；以及掺杂区，填充在所述沟槽内，所述掺杂区与所述外延层为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反，其中，在所述测试结构中，所述沟槽在所述体区内限定出体区岛，所述掺杂区和所述外延层被所述隔离层分隔以形成第一电容，所述掺杂区与所述体区岛被所述隔离层分隔以形成第二电容。优选地，所述掺杂区接收控制电压，当所述控制电压满足预定范围时，每个所述体区岛中形成与所述体区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。优选地，当所述控制电压满足所述预定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述体区的多数载流子浓度。优选地，所述半导体结构还包括：第一电极，与所述半导体衬底和/或所述外延层电连接；第二电极，与所述体区电连接；以及第三电极，与所述掺杂区电连接以提供所述控制电压。优选地，所述第一电极位于所述半导体衬底的第二表面上，所述半导体衬底的第二表面与所述第一表面相对。优选地，所述第三电极的数量包括两个，并且分别位于所述第二电极的两侧。优选地，所述半导体结构还包括绝缘层，覆盖所述体区、所述掺杂区以及所述隔离层。优选地，所述半导体结构还包括：第一电连接结构，贯穿所述绝缘层并延伸至所述体区中，所述第一电连接结构与所述第二电极电相连；以及第二电连接结构，贯穿所述绝缘层并延伸至所述掺杂区中，所述第二电连接结构与所述第三电极电相连。优选地，所述掺杂区包括第二掺杂类型的多晶硅。优选地，所述掺杂区的掺杂浓度大于所述外延层的掺杂浓度。优选地，所述衬底为第二掺杂类型，且掺杂浓度大于所述外延层的掺杂浓度。优选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。根据本公开实施例提供的半导体结构，通过由体区表面延伸至外延层内的沟槽限定出体区岛，并通过将掺杂区和外延层分隔的隔离层形成第一电容、通过将掺杂区与体区岛分隔的隔离层形成第二电容，引出半导体衬底和/或外延层作为第一电极，引出测试结构内的体区岛和掺杂区以分别作为第二电极和第三电极，分别对第一电极、第二电极和第三电极中的至少两个施加电压，从而检测测试结构的电学参数以估计半导体结构的工艺质量，达到了可以在单一测试结构中，监控若干工艺的一致性和稳定性的目的。附图说明为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本公开的一些实施例，而非对本公开的限制。图1a、图1b示出了本技术实施例的半导体结构在第一状态下的结构示意图。图2示出了本技术实施例的半导体结构在第一状态下的测试原理示意图。图3至图4b示出了本技术实施例的半导体结构在第二状态下的结构示意图。图5示出了本技术实施例的半导体结构在第二状态下的测试原理示意图。具体实施方式以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。本技术可以各种形式呈现，以下将描述其中一些示例。本技术实施例提供的半导体结构，用于形成多个器件和测试结构，该半导体结构不仅可以作为独立的器件结构来使用，也可以与集成电路制造工艺整合，作为集成电路的一部分，还可以设置在晶圆上的非有效图形区域，例如划片线中无效的区域，随晶圆制程最终形成一个具有引出电极的测试结构，用以测试该制程中的多项参数。图1a、图1b示出了本技术实施例的半导体结构在第一状态下的结构示意图。其中，图1a示出了本技术实施例的半导体结构的顶视图，图1b示出了沿图1a中A-A线的截面图。如图1a、图1b所示，本技术实施例的半导体结构包括：半导体衬底101、沟槽、外延层110、体区120、隔离层130、掺杂区140、绝缘层150、第一电连接结构162、第二电连接结构163、第一电极171、第二电极172以及第三电极173，其中，隔离层130包括隔离层的第一部分131与隔离层的第二部分132。体区120为第一掺杂类型，半导体衬底101、外延层110、掺杂区140为第二掺杂类型，其中，体区120的掺杂浓度大于外延层110的掺杂浓度，掺杂区140的掺杂浓度大于外延层110的掺杂浓度，衬底101的掺杂浓度大于外延层110的掺杂浓度。第二掺杂类型与第一掺杂类型相反。第一掺杂类型选自P型掺杂与N型掺杂中的一种，第二掺杂类型选自P型掺杂与N型掺杂中的另一种。在本实施例中，第一掺杂类型选自P型掺杂，第二掺杂类型选自N型掺杂。掺杂区140的材料包括但不限于多晶硅，隔离层130的材料包括但不限于栅氧材料。然而本实用本文档来自技高网...

【技术保护点】
1.一种半导体结构，用于形成多个器件和测试结构，其特征在于，所述半导体结构包括：/n半导体衬底；/n外延层，位于所述半导体衬底的第一表面上；/n体区，为第一掺杂类型，位于所述外延层上；/n沟槽，由所述体区表面延伸至所述外延层内；/n隔离层，至少覆盖所述沟槽的部分表面；以及/n掺杂区，填充在所述沟槽内，所述掺杂区与所述外延层为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反，/n其中，在所述测试结构中，所述沟槽在所述体区内限定出体区岛，所述掺杂区和所述外延层被所述隔离层分隔以形成第一电容，所述掺杂区与所述体区岛被所述隔离层分隔以形成第二电容。/n

【技术特征摘要】
1.一种半导体结构，用于形成多个器件和测试结构，其特征在于，所述半导体结构包括：
半导体衬底；
外延层，位于所述半导体衬底的第一表面上；
体区，为第一掺杂类型，位于所述外延层上；
沟槽，由所述体区表面延伸至所述外延层内；
隔离层，至少覆盖所述沟槽的部分表面；以及
掺杂区，填充在所述沟槽内，所述掺杂区与所述外延层为第二掺杂类型，所述第二掺杂类型与所述第一掺杂类型相反，
其中，在所述测试结构中，所述沟槽在所述体区内限定出体区岛，所述掺杂区和所述外延层被所述隔离层分隔以形成第一电容，所述掺杂区与所述体区岛被所述隔离层分隔以形成第二电容。


2.根据权利要求1所述的半导体结构，其特征在于，所述掺杂区接收控制电压，当所述控制电压满足预定范围时，每个所述体区岛中形成与所述体区反型的沟道区，所述沟道区靠近所述隔离层且与所述外延层接触。


3.根据权利要求2所述的半导体结构，其特征在于，当所述控制电压满足所述预定范围时，所述沟道区的多数载流子浓度随所述控制电压变化且高于所述体区的多数载流子浓度。


4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
第一电极，与所述半导体衬底和/或所述外延层电连接；
第二电极，与所述体区电连接；以及
第三电极，与所述掺杂区电连接以提供所述控制电压。


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【专利技术属性】
技术研发人员：周源，张小麟，李静怡，王超，张志文，朱林迪，牛玉玮，郭艳华，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：北京;11