三维半导体存储器件制造技术

提供了一种三维半导体存储器件，可以包括具有单元阵列区域、外围电路区域以及位于所述单元阵列区域与所述外围电路区域之间的连接区域的衬底。所述存储器件可以包括：从所述单元阵列区域朝向所述连接区域延伸并且包括堆叠在所述衬底上的多个电极的电极结构；位于所述电极结构与所述衬底之间并且包括位于所述单元阵列区域上的第一部分和位于所述连接区域上的第二部分的水平栅极电介质层，所述第二部分在垂直方向上比所述第一部分厚；位于所述单元阵列区域上并且穿透所述电极结构以及所述水平栅极电介质层的所述第一部分的第一垂直沟道结构；以及位于所述连接区域上并且穿透所述电极结构以及所述水平栅极电介质层的所述第二部分的第二垂直沟道结构。

【技术实现步骤摘要】
三维半导体存储器件相关申请的交叉引用本申请要求2018年4月3日在韩国知识产权局提交的韩国专利申请No.10-2018-0038582的优先权，该韩国专利申请的全部内容通过引用的方式结合于本申请中。
专利技术构思涉及半导体存储器件，更具体地，涉及具有增强的可靠性和集成度的三维半导体存储器件。
技术介绍
半导体器件已经高度集成，以便提供与所述半导体器件相关的高性能和低制造成本。由于半导体存储器件的集成度是确定包括一个或更多个半导体存储器件的装置(例如电子装置)的产品价格的重要因素，因此特别地越来越需要半导体存储器件的高集成度。典型的二维或平面半导体存储器件的集成度主要由单位存储单元所占据的面积决定，因此它很大程度上受到用于形成精细图案的技术水平的影响。然而，为了提高图案精细度，需要极其昂贵的处理设备，导致虽然二维半导体存储器件的集成度在增加，但是仍然受到限制。
技术实现思路
一些示例性实施例提供了一种具有三维排列(例如，三维配置)的存储单元的三维半导体存储器件。本专利技术构思的一些示例性实施例提供了一种具有增强的可靠性和集成度的三维半导体存储器件。本专利技术构思的目的不限于上述内容，本领域技术人员从以下描述中可以清楚地理解上述未提及的其他目的。根据本专利技术构思的一些示例性实施例，三维半导体存储器件可以包括衬底，所述衬底包括单元阵列区域、外围电路区域以及位于所述单元阵列区域与所述外围电路区域之间的连接区域。所述存储器件可以包括电极结构，所述电极结构从所述单元阵列区域朝向所述连接区域延伸，所述电极结构包括在所述衬底的顶表面上沿基本上垂直于所述衬底的顶表面的垂直方向堆叠的多个电极。所述存储器件可以包括位于所述电极结构与所述衬底之间的水平栅极电介质层。所述水平栅极电介质层可以包括第一部分和第二部分。所述水平栅极电介质层的所述第一部分可以位于所述衬底的所述单元阵列区域上。所述水平栅极电介质层的所述第二部分可以位于所述衬底的所述连接区域上。所述第二部分在垂直方向上可以比所述第一部分厚。所述存储器件可以包括位于所述衬底的所述单元阵列区域上的多个第一垂直沟道结构。所述多个第一垂直沟道结构可以穿透所述电极结构以及所述水平栅极电介质层的所述第一部分。所述存储器件可以包括位于所述衬底的所述连接区域上的多个第二垂直沟道结构。所述多个第二垂直沟道结构可以穿透所述电极结构以及所述水平栅极电介质层的所述第二部分。根据本专利技术构思的一些示例性实施例，三维半导体存储器件可以包括衬底，所述衬底包括单元阵列区域、外围电路区域、在第一方向上与所述单元阵列区域相邻的连接区域以及在第二方向上与所述单元阵列区域相邻的伪区域。所述第一方向和所述第二方向可以彼此相交，并且可以基本上平行于所述衬底的顶表面。所述存储器件可以包括电极结构，所述电极结构包括在所述衬底的顶表面上沿基本上垂直于所述衬底的顶表面的垂直方向堆叠的多个电极。所述存储器件可以包括位于所述电极结构与所述衬底之间的水平栅极电介质层。所述水平栅极电介质层可以包括位于所述单元阵列区域和所述伪区域上的第一部分。所述第一部分可以具有在所述垂直方向上的第一厚度。所述水平栅极电介质层可以包括位于所述连接区域上的第二部分。所述第二部分可以具有在所述垂直方向上的第二厚度。所述第二厚度可以大于所述第一厚度。根据本专利技术构思的一些示例性实施例，三维半导体存储器件可以包括衬底，所述衬底包括单元阵列区域、外围电路区域以及位于所述单元阵列区域与所述外围电路区域之间的连接区域。所述存储器件可以包括从所述单元阵列区域朝向所述连接区域延伸的电极结构。所述电极结构可以包括在所述衬底的顶表面上沿基本上垂直于所述衬底的顶表面的垂直方向堆叠的多个电极。所述存储器件可以包括位于所述电极结构与所述衬底之间的水平栅极电介质层。所述水平栅极电介质层可以包括第一部分和第二部分。所述水平栅极电介质层的所述第一部分可以位于所述衬底的所述单元阵列区域上。所述水平栅极电介质层的所述第二部分可以在所述衬底的所述连接区域上。所述第二部分在所述垂直方向上可以比所述第一部分厚。所述存储器件可以包括位于所述外围电路区域上的第一外围电路区域。所述第一外围电路区域可以包括第一栅极电介质层和位于所述第一栅极电介质层上的第一外围栅极堆叠。所述存储器件可以包括所述外围电路区域上的第二外围电路区域。所述第二外围电路区域可以包括第二栅极电介质层和位于所述第二栅极电介质层上的第二外围栅极堆叠。所述第二栅极电介质层在所述垂直方向上可以比所述第一栅极电介质层薄。所述水平栅极电介质层的所述第二部分在所述垂直方向上的厚度可以等于或大于所述第一栅极电介质层在所述垂直方向上的厚度。一些示例性实施例的细节包括在说明书和附图中。附图说明图1的示意图示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件100的简化配置。图2图示了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的俯视图。图3、图4和图5分别图示了沿着图2的线I-I’、II-II’和III-III’截取的截面图，示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件。图6A、图6B、图6C、图6D和图6E图示了示出图3的A部分的放大图。图6F图示了示出图3的B部分的放大图。图7和图8图示了沿着图2的线I-I’截取的截面图，示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件。图9图示了沿着图2的线II-II’截取的截面图，示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件。图10、图11、图12、图13、图14、图15、图16、图17、图18和图19图示了沿着图2的线I-I’截取的截面图，示出了根据本专利技术构思的一些示例性实施例的制造三维半导体存储器件的方法。具体实施方式下面将结合附图详细描述本专利技术构思的一些示例性实施例。图1的示意图示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件100的简化配置。参照图1，三维半导体存储器件100可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行译码器区域ROWDCR、页面缓冲器区域PBR、列译码器区域COLDCR和控制电路区域(未示出)。在一些示例性实施例中，连接区域CNR可以设置在单元阵列区域CAR与行译码器区域ROWDCR之间。单元阵列区域CAR可以包括由多个存储单元组成的存储单元阵列。在一些示例性实施例中，存储单元阵列可以包括作为数据擦除单元的多个存储块。每个存储块可以包括三维布置的存储单元、电连接到存储单元的多条字线以及电连接到存储单元的多条位线。三维半导体存储器件100可以是垂直NAND闪速存储器件，并且单元阵列区域CAR可以设置有沿着彼此相交的第一方向和第二方向二维布置并且在垂直于第一方向和第二方向的第三方向上延伸的单元串。每个单元串可以包括串联连接的串选择晶体管、存储单元晶体管和接地选择晶体管。每个存储单元晶体管可以包括数据存储元件。行译码器区域ROWDCR可以设置有选择存储单元阵列的字线的行译码器，连接区域CNR可以设置有将存储单元阵列电连接到行译码器的路由结构。行译码器可以根据地址信息来选择存储单元阵列的多条字线中的一条字线。行译码器可以响应于来自控制电路的控制信号，向所选字线和未选字线提供字线电压。页面缓冲区域PBR可以设置有读取本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：衬底，所述衬底包括单元阵列区域、外围电路区域以及位于所述单元阵列区域与所述外围电路区域之间的连接区域；电极结构，所述电极结构从所述单元阵列区域朝向所述连接区域延伸，所述电极结构包括在所述衬底的顶表面上沿基本上垂直于所述衬底的顶表面的垂直方向堆叠的多个电极；水平栅极电介质层，所述水平栅极电介质层位于所述电极结构与所述衬底之间，所述水平栅极电介质层包括第一部分和第二部分，所述水平栅极电介质层的所述第一部分位于所述衬底的所述单元阵列区域上，所述水平栅极电介质层的所述第二部分位于所述衬底的所述连接区域上，所述第二部分在所述垂直方向上比所述第一部分厚；多个第一垂直沟道结构，所述多个第一垂直沟道结构位于所述衬底的所述单元阵列区域上，所述多个第一垂直沟道结构穿透所述电极结构以及所述水平栅极电介质层的所述第一部分；以及多个第二垂直沟道结构，所述多个第二垂直沟道结构位于所述衬底的所述连接区域上，所述多个第二垂直沟道结构穿透所述电极结构以及所述水平栅极电介质层的所述第二部分。

【技术特征摘要】
2018.04.03 KR 10-2018-00385821.一种三维半导体存储器件，包括：衬底，所述衬底包括单元阵列区域、外围电路区域以及位于所述单元阵列区域与所述外围电路区域之间的连接区域；电极结构，所述电极结构从所述单元阵列区域朝向所述连接区域延伸，所述电极结构包括在所述衬底的顶表面上沿基本上垂直于所述衬底的顶表面的垂直方向堆叠的多个电极；水平栅极电介质层，所述水平栅极电介质层位于所述电极结构与所述衬底之间，所述水平栅极电介质层包括第一部分和第二部分，所述水平栅极电介质层的所述第一部分位于所述衬底的所述单元阵列区域上，所述水平栅极电介质层的所述第二部分位于所述衬底的所述连接区域上，所述第二部分在所述垂直方向上比所述第一部分厚；多个第一垂直沟道结构，所述多个第一垂直沟道结构位于所述衬底的所述单元阵列区域上，所述多个第一垂直沟道结构穿透所述电极结构以及所述水平栅极电介质层的所述第一部分；以及多个第二垂直沟道结构，所述多个第二垂直沟道结构位于所述衬底的所述连接区域上，所述多个第二垂直沟道结构穿透所述电极结构以及所述水平栅极电介质层的所述第二部分。2.根据权利要求1所述的三维半导体存储器件，其中，所述水平栅极电介质层的所述第一部分的顶表面和所述第二部分的顶表面基本上彼此共面。3.根据权利要求1所述的三维半导体存储器件，还包括：器件隔离层，所述器件隔离层在所述衬底的所述外围电路区域中位于所述衬底中，并且所述器件隔离层限定外围有源区域，其中，所述水平栅极电介质层的所述第二部分的底表面比所述器件隔离层的底表面更远离所述衬底的底表面。4.根据权利要求1所述的三维半导体存储器件，其中，所述多个第一垂直沟道结构和所述多个第二垂直沟道结构中的每个垂直沟道结构包括：外延图案，所述外延图案穿透所述多个电极中的最下面的一个电极，所述外延图案连接到所述衬底；以及位于所述外延图案上的半导体图案。5.根据权利要求4所述的三维半导体存储器件，其中，所述多个第二垂直沟道结构的外延图案的顶表面比所述多个第一垂直沟道结构的外延图案的顶表面更接近所述衬底的底表面。6.根据权利要求4所述的三维半导体存储器件，其中，所述多个第二垂直沟道结构的外延图案在所述垂直方向上的各个长度小于所述多个第一垂直沟道结构的外延图案在所述垂直方向上的各个长度。7.根据权利要求4所述的三维半导体存储器件，其中，所述多个第二垂直沟道结构的各个底表面比所述多个第一垂直沟道结构的各个底表面更接近所述衬底的底表面。8.根据权利要求4所述的三维半导体存储器件，其中，所述多个第一垂直沟道结构中的每个第一垂直沟道结构在平行于所述衬底的顶表面的第一方向上具有第一宽度，并且所述多个第二垂直沟道结构中的每个第二垂直沟道结构在所述第一方向上具有第二宽度，所述第二宽度大于所述第一宽度。9.根据权利要求1所述的三维半导体存储器件，其中，所述电极结构具有从所述连接区域朝向所述外围电路区域下降的第一阶梯结构，并且当在所述三维半导体存储器件的俯视图中看时，所述第一阶梯结构在所述垂直方向上与所述水平栅极电介质层的所述第二部分交叠。10.根据权利要求1所述的三维半导体存储器件，还包括：第一外围电路区域，所述第一外围电路区域位于所述外围电路区域上，所述第一外围电路区域包括第一栅极电介质层和位于所述第一栅极电介质层上的第一外围栅极堆叠；以及第二外围电路区域，所述第二外围电路区域位于所述外围电路区域上，所述第二外围电路区域包括第二栅极电介质层和位于所述第二栅极电介质层上的第二外围栅极堆叠，所述第二栅极电介质层在所述垂直方向上比所述第一栅极电介质层薄，其中，所述第一外围栅极堆叠比所述第二外围栅极堆叠更靠近所述电极结构，并且其中，所述水平栅极电介质层的所述第二部分在所述垂直方向上的厚度基本上等于或大于所述第一栅极电介质层在所述垂直方向上的厚度。11.根据权利要求10所述的三维半导体存储器件，其中，所述电极结构还包括多个层间电介质层，所述多个层间电介质层中的每个层间电介质层位于所述多个电极中的单独的一对相邻电极之间，并且所述多个层间电介质层中的一个层间电介质层从所述单元阵列区域朝向所述外围电路区域连续延伸，并覆盖所述第一外围栅极堆叠和所述第二外围栅极堆叠。12.一种三维半导体存储器件，包括：衬底，所述衬底包括单元阵列区域、外围电路区域、在第一方向上与所述单元阵列区域相邻的连接区域、以及在第二方向上与所述单元阵列区域相邻的伪区域，所述第一方向和所述第二方向彼此相交并且基本上平行于所述衬底的顶表面；电极结...

【专利技术属性】
技术研发人员：徐晟准，罗炫锡，李熙重，周兴辰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR