部分地布置到沟槽中的栅极层制造技术

本申请公开了一种部分地布置到沟槽中的栅极层。根据一些示例，一种系统包括具有外表面(100)的衬底层(65)。该系统包括多个沟槽(90、92、94、96)，该多个沟槽从外表面延伸进入衬底层。该系统然后包括多个有源区(102、104、106)，其中每个有源区定位在多个沟槽中的不同的连续沟槽对之间。该系统还包括布置在多个沟槽中的每个沟槽中以及多个有源区中的每个有源区上的介电层(88)。该系统然后包括浮动栅极层(20)，其布置在介电层上并且至少部分地延伸进入多个沟槽中的每个沟槽中。

Gate layer partially arranged in the trench

【技术实现步骤摘要】
部分地布置到沟槽中的栅极层
技术介绍
非易失性存储器(NVM)位单元是一种电子元件，其经配置以存储信息。位单元的电状态(例如，阈值电压)可以用于定义逻辑电平，诸如逻辑低电平(意为数字式低或0)或逻辑高电平(意为数字式高或1)。该定义的逻辑电平有时可以被称为存储在位单元中的信息(或位)。
技术实现思路
根据至少一个示例，一种系统包括具有外表面的衬底层。该系统包括多个沟槽，该多个沟槽从外表面延伸进入衬底层。该系统还包括多个有源区，其中每个有源区定位在多个沟槽中的不同的连续沟槽对之间。该系统然后包括布置在多个沟槽中的每个沟槽中以及多个有源区中的每个有源区上的介电层。该系统还包括浮动栅极层，其布置在介电层上并且至少部分地延伸进入多个沟槽中的每个沟槽中。根据至少一个其他示例，一种方法包括：获得包括多个浮动栅极层的晶圆；测量多个浮动栅极层的厚度；使用所测量的浮动栅极层厚度和目标值来计算浮动栅极厚度变化值；以及基于浮动栅极厚度变化值来增加晶圆的氧化物蚀刻时间。根据至少又一个其他示例，一种方法包括：获得衬底层，该衬底层具有外表面并且包括多个浅沟槽隔离结构，该多个浅沟槽隔离结构从外表面之上的第一表面延伸进入衬底层，其中第一介电层与外表面相接，并且其中多个浮动栅极层定位在该第一介电层上；测量多个浮动栅极层中的每个浮动栅极层的厚度；使用所测量的多个浮动栅极层的厚度和目标值来计算浮动栅极厚度变化值；以及基于浮动栅极厚度变化值来蚀刻多个浅沟槽隔离结构。附图说明对于各种示例的详细说明，现在将参考附图，其中：图1(a)描述了根据各种示例的分栅闪存位单元存储器阵列的说明性的布局。图1(b)描述了根据各种示例的一对说明性的位单元的一个侧视横截面。图1(c)描述了根据各种示例的一对说明性的位单元的另一个侧视横截面。图2(a)描述了根据各种示例的说明性的浮动栅极前馈系统。图2(b)描述了根据各种示例的补偿半导体晶圆的浮动栅极厚度变化的说明性的方法。图2(c)描述了根据各种示例的示出包括在有源区上方的环绕(wrap-round)以及没有环绕的闪存存储器阵列读取电流的数据点的说明性图。图3(a)-图3(i)说明了根据各种示例的制造位单元的制造步骤。图4(a)-图4(i)说明了根据各种示例的调整有源区上方的环绕区域的制造步骤。具体实施方式闪存存储器是非易失性存储介质，其可以将信息存储在位单元阵列中。该存储的信息(或“位”)可以被电擦除、编程和读取。在一些情况下，浮栅晶体管位单元阵列可以用在闪存存储器中。浮栅晶体管位单元类似于标准金属氧化物场效应晶体管(MOSFET)，除了浮栅晶体管位单元包括多个栅极，例如，控制栅极和浮动栅极。如上所述，位单元的电状态可以用于定义逻辑电平，其可以进一步被称为存储在位单元中的位。例如，当电子在其浮动栅极中被捕获时，浮栅型晶体管位单元的阈值电压可能增加，并且该不同(新)阈值电压(相对于基础(或旧)阈值电压)可以被解释为逻辑低电平。换句话说，当电子在浮栅型晶体管位单元中被捕获时呈现的电状态可以被称为数字式低或“0”被存储为位单元中的位。另一方面，当电子在浮动栅极中被耗尽时的电状态可以被称为数字式高或“1”被存储在位单元中。在一些情况下，浮栅晶体管位单元利用分栅结构来存储位。这种位单元通常被称为分栅闪存位单元，其包括多于一个晶体管。例如，分栅闪存存储器单元具有在控制栅极下面的浮动栅极的部分，使得存储器单元晶体管的沟道由字线栅极以及浮动栅极来控制。这致使分栅闪存存储器单元用作串联工作的两个晶体管，当源极或漏极被两个闪存位单元共享时，相当于每单元1.5T。同样地，在一些配置中，分栅闪存位单元可以具有2T(两晶体管)配置。一个或更多个这些栅极的组合可以经配置以编程、擦除和读取分栅位单元。如上所述，分栅闪存位单元中的浮动栅极可以存储电荷(例如，电子)，以及由此电荷产生的分栅闪存位单元(类似于浮栅晶体管位单元)的电状态可以被分配数字值(0或1)。例如，将正电压电势应用到控制栅极可以在浮动栅极中捕获电子。这种条件可以改变分栅闪存位单元的电状态(例如，增加的阈值电压)，并且这个改变可以表示逻辑低电平或数字“0”状态。相反地，在浮动栅极中不存在电子也可以改变位单元的电状态，并且这种条件(例如，减小的阈值电压)可以表示为高逻辑电平或数字“1”状态。分栅闪存位单元的电状态可以被读取。这通常通过读取位单元的位线和源线之间的电流来完成。该读取电流与浮动栅极的厚度有关。在浮动栅极的电子耗尽(即，数字1状态)的情况下，这种“1”状态的读取电流(本文被称为IR1读取电流)可以由于浮动栅极厚度变化而大幅地变化。还观察到，浮动栅极(相对于目标厚度)越厚，则读取电流越低(反之亦然)。从制造角度来看，浮动栅极厚度取决于化学机械抛光(CMP)过程和/或随后的回蚀过程。CMP和回蚀过程变化导致晶圆之间的浮动栅极厚度变化，因此引入了晶圆到晶圆IR1读取电流的变化。传统上，源极/漏极袋状注入(pocketimplant)被用于补偿该变化。但是，袋状注入不是期望的，因为其影响了分栅闪存位单元的编程效率。因此，期望一种减轻晶圆到晶圆IR1读取电流变化的问题的不同技术。相应地，本文公开的至少一些示例针对用于补偿上述IR1读取电流变化的系统和方法。特别地，本公开描述了使用前馈过程，其补偿了晶圆到晶圆IR1电流变化。如上所述，由于与目标厚度(例如，45纳米)相比的浮动栅极厚度变化而发生该晶圆到晶圆IR1电流变化。观察到的是，有源区上方的字线栅极的环绕区域的增加可能增大IR1读取电流。本公开描述了一种浮动栅极厚度前馈方法，其包括前馈厚度变化值来补偿IR1读取电流变化，特别是通过增加字线栅极层的有源区环绕区域。至少一些示例的浮栅前馈方法包括通过增加隔离区的蚀刻时间来增加字线栅极层的环绕区域。在一些示例中，增加蚀刻时间可以在一个或更多个制造步骤中发生。换句话说，一个或更多个蚀刻步骤可以有助于增加有源区上方的字线栅极层的环绕区域。在执行有助于增加环绕区域的一个或更多个这些蚀刻步骤时，可以考虑厚度变化值。在一些示例中，被蚀刻以增加环绕区域的隔离区可以包括浅沟槽隔离(STI)结构。现在参考图1(a)，其示出了根据各种示例的分栅闪存位单元存储器阵列的说明性的布局10的一部分。图1描绘的分栅闪存存储器阵列的布局包括擦除栅极。但是，本公开不限于包括擦除栅极的分栅闪存位单元存储器阵列。以下说明对于包括字线栅极和浮动栅极的分栅闪存存储器阵列是有效的。布局10至少部分地用作制造与CMOS逻辑阵列(未明确描述)一起实施的位单元阵列的布局(蓝图)。在一些示例中，布局10可以用于制造被实施为独立存储器装置(例如，在其自己的半导体管芯上实施、封闭在其自己的芯片封装内实施等)的位单元阵列。其他版本可以用其他装置实施(例如，在包括其他装置的管芯上、封闭在包括其他装置的芯片封装内等)。布局10描述了形成分栅闪存位单元存储器位单元阵列的至少一些层。布局10包括位线(BL)层22-23和源线(SL)层34。布局10还包括字线(WL)栅极层12、20，擦除栅极(EG)层16和控制栅极(CG)层14、18。布局10还描绘了用数字36、38、40、42标记的区，其中可以定位浅沟槽隔离结构(未明确示出)。图1(a)还说明本文档来自技高网...

【技术保护点】
1.一种系统，其包括：衬底层，其具有外表面；多个沟槽，其从所述外表面延伸进入所述衬底层；多个有源区，每个有源区定位在所述多个沟槽中的不同的连续沟槽对之间；介电层，其布置在所述多个沟槽中的每个沟槽中以及所述多个有源区中的每个有源区上；以及浮动栅极层，其布置在所述介电层上并且至少部分地延伸进入所述多个沟槽中的每个沟槽中。

【技术特征摘要】
2018.04.04 US 15/945,5521.一种系统，其包括：衬底层，其具有外表面；多个沟槽，其从所述外表面延伸进入所述衬底层；多个有源区，每个有源区定位在所述多个沟槽中的不同的连续沟槽对之间；介电层，其布置在所述多个沟槽中的每个沟槽中以及所述多个有源区中的每个有源区上；以及浮动栅极层，其布置在所述介电层上并且至少部分地延伸进入所述多个沟槽中的每个沟槽中。2.根据权利要求1所述的系统，其中所述衬底层，在所述多个有源区中的每个有源区中，包括至少一个注入层。3.根据权利要求1所述的系统，其中所述多个沟槽中的所述介电层的部分形成多个浅沟槽隔离区。4.根据权利要求1所述的系统，其中所述衬底层包括硅，所述浮动栅极层包括多晶硅，并且所述介电层包括二氧化硅。5.根据权利要求1所述的系统，其中所述衬底层，在所述多个有源区中的每个有源区中，包括防穿通层。6.根据权利要求1所述的系统，其中所述衬底层包括多个位单元。7.一种方法，其包括：获得包括多个浮动栅极层的晶圆；测量所述多个浮动栅极层的厚度；使用所测量的浮动栅极层厚度和目标值来计算浮动栅极厚度变化值；以及基于所述浮动栅极厚度变化值来增加所述晶圆的氧化物蚀刻时间。8.根据权利要求7所述的方法，其中使用散射计来测量所述多个浮动栅极层的所述厚度。9.根据权利要求7所述的方法，其中，响应于增加所述晶圆的所述氧化物蚀刻时间，增加所述多个浅沟槽隔离结构中的多个字线栅极层的环绕区域。10.根据权利要求7所述的方法，还包括至少部分地基于所述浮动栅极厚度变化值来蚀刻多个浅沟槽隔离结构...

【专利技术属性】
技术研发人员：X·Z·博，J·H·迈克伯科，D·T·格雷德，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US