【技术实现步骤摘要】
衬底结构、半导体封装结构和半导体工艺相关申请的交叉引用本申请要求2018年3月16日提交的美国临时专利申请62/644,200的权益和优先权，所述美国临时专利申请以全文引用的方式并入本文中。
本公开涉及一种衬底结构(substratestructure)、一种半导体封装结构(semiconductorpackagestructure)和一种半导体工艺(semiconductorprocess)，并涉及一种无核心(coreless)衬底结构、半导体封装结构和用于形成或测试所述衬底结构的半导体工艺。
技术介绍
在用于形成封装结构的制造工艺中，首先在载体(carrier)上形成包含多个电路层(circuitlayer)和介电层(dielectriclayer)的布线结构(wiringstructure)。接着，使半导体晶粒(semiconductordie)附接且电连接到布线结构。但是，因为布线结构的下表面被载体覆盖，所以探针(probe)无法到达布线结构的最底部电路层。因此，无法测试最顶部电路层与最底部电路层之间的电连接缺陷(例如，开路)。
技术实现思路
在一些实施例中，...
【技术保护点】
1.一种衬底结构，其包括：布线结构，其包含第一介电结构、第一电路层、第二介电结构和第二电路层，其中所述第一电路层安置于所述第一介电结构上，所述第二介电结构覆盖所述第一介电结构和所述第一电路层，所述第一电路层的垫部分从所述第一介电结构暴露，且所述第二电路层从所述第二介电结构突出；以及支撑件，其安置于邻近所述布线结构的所述第一介电结构，并界定至少一个通孔，其对应于所述第一电路层的所述暴露的垫部分。
【技术特征摘要】
2018.03.16 US 62/644,200;2019.03.08 US 16/297,4511.一种衬底结构，其包括：布线结构，其包含第一介电结构、第一电路层、第二介电结构和第二电路层，其中所述第一电路层安置于所述第一介电结构上，所述第二介电结构覆盖所述第一介电结构和所述第一电路层，所述第一电路层的垫部分从所述第一介电结构暴露，且所述第二电路层从所述第二介电结构突出；以及支撑件，其安置于邻近所述布线结构的所述第一介电结构，并界定至少一个通孔，其对应于所述第一电路层的所述暴露的垫部分。2.根据权利要求1所述的衬底结构，其中所述第一介电结构具有第一表面和第二表面，并界定至少一个通孔；所述第一电路层安置于所述第一介电结构的所述第二表面上，并包含多个第一导电迹线和至少一个第一垫部分，所述第一垫部分的下部安置于所述第一介电结构的所述通孔中，并从所述第一介电结构的所述第一表面暴露；且所述第二介电结构界定至少一个通孔以暴露所述第一电路层的所述第一垫部分的上部。3.根据权利要求2所述的衬底结构，其中所述第二电路层安置于所述第二介电结构上，并包含多个第二导电迹线和至少一个第二垫部分，所述第二垫部分的下部安置于所述第二介电结构的所述通孔中以接触所述第一电路层的所述第一垫部分；且所述布线结构进一步包括：第三介电结构，其覆盖所述第二介电结构和所述第二电路层，并界定至少一个通孔以暴露所述第二电路层的所述第二垫部分的上部。4.根据权利要求1所述的衬底结构，其进一步包括绝缘层，其安置于所述布线结构与所述支撑件之间。5.根据权利要求4所述的衬底结构，其中所述绝缘层界定通孔，其对应于所述支撑件的所述通孔，以暴露所述电路层的所述垫部分。6.根据权利要求5所述的衬底结构，其中所述绝缘层是离型膜。7.根据权利要求1所述的衬底结构，其进一步包括：插塞材料，其安置于所述支撑件的所述通孔中。8.根据权利要求6所述的衬底结构，其中所述插塞材料界定通孔以暴露所述电路层的所述垫部分。9.根据权利要求8所述的衬底结构，其进一步包括：连接元件，其安置于所述插塞材料的通孔中并接触所述电路层的所述垫部分。10.根据权利要求7所述的衬底结构，其中所述插塞材料的两个相对表面分别与所述支撑件的两个相对表面大体上共面。11.一种半导体封装结构，其包括：布线结构，其具有第一表面和与所述第一表面相对的第二表面，并包含至少一个介电结构和至少一个电路层，其中所述电路层的垫部分从所述第一表面暴露；支撑件，其安置于邻近所述布线结构的所述第一表面，并界定至少一个通孔，其对应于所述电路层的所述暴露的垫部分；半导体晶粒，其电连接到所述布线结构...
【专利技术属性】
技术研发人员：何政霖，李志成，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71
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