半导体器件制造技术

本公开提供了一种能够利用简单方法实现稳定数据通信的半导体器件。该半导体器件包括：多条信号线；驱动器电路，对应于所述信号线而设置并且通过驱动所述信号线中的每个信号线来并行传输多个数据；多个延迟电路，对应于所述信号线中的每个信号线而设置并且可以可变地设定传输到所述信号线的数据的延迟量；以及定时调节电路，用于基于所述信号线中的相邻信号线的数据来设定对应信号线的延迟量。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用2017年12月21日提交的日本专利申请No.2017-245271的公开内容，包括说明书、附图和摘要，通过引用整体并入本文。
本公开涉及当应用于半导体器件时有效的技术，半导体器件例如是具有并行接口的电路。
技术介绍
随着信息处理技术的进步，能够实现高速和低功耗的半导体器件变得越来越流行。在这种半导体器件中，例如，已知有关基于数据选通信号(DQS)以实现高速数据通信的半导体存储器件的技术。作为基于数据选通信号(DQS)的半导体存储器件的示例，存在具有Gbps频带的数据传输速率的半导体存储器件，例如DDR4SDRAM(双倍数据速率4同步DRAM)。通常，在这种高速半导体存储器件和中央处理单元(CPU)之间提供存储器接口。在这方面，公开了一种技术，其由于数据的波动而执行同步定时的校准(专利文献1：日本未审查专利申请公开No.2010-86246)。
技术实现思路
另一方面，在并行接口的情况下，由于相邻信号线之间的串扰的影响，可能发生信号延迟。该信号延迟导致同步定时的偏差，因此是实现高速的重要问题。已经做出本公开以解决上述问题，并且本公开的目的是提供一种能够利用简单方法实现稳定数据通信的半导体器件。根据本说明书和附图的描述，其他目的和新颖特征将是显而易见的。根据本公开的一个方面的半导体器件包括：多条信号线；以及与信号线对应地设置的驱动器电路，以通过驱动每条信号线来并行地传输多个数据。此外，半导体器件还包括：多个延迟电路，其对应于每条信号线而设置，并且可以可变地设定传输到信号线的数据的延迟量；以及定时调节电路，用于基于信号线中相邻信号线的数据来设定对应信号线的延迟量。根据实施例，半导体器件可以用简单的方法实现稳定的数据通信。附图说明图1是示出基于第一实施例的半导体器件1的配置的图；图2是基于第一实施例的接口电路的定时图；图3是示出基于第一实施例的定时调节电路200关于数据D1的调节表的示例的图；图4A和图4B是示出基于第一实施例的调节值之间的关系的图；图5是示出基于第二实施例的半导体器件1#的配置的图；和图6是基于第二实施例的接口电路的定时图。具体实施方式将参考附图详细描述本公开的优选实施例。应注意，在整个附图中，相同或相应的部件由相同的附图标记表示，因此将不再重复其描述。第一实施例图1是示出基于第一实施例的半导体器件1的配置的图。如图1所示，半导体器件1包括接口电路。更具体地，将描述并行接口电路。半导体器件1包括多条信号线DS0至DS2(下文中，也称为信号线DS)以及与信号线对应设置的驱动器电路100，以通过驱动每条信号线DS0至DS2来并行传输多个数据D0至D2。半导体器件1包括：多个延迟电路DL0至DL2(下文中，也统称为延迟电路DL)，其对应于每条信号线DS0至DS2而设置并且可以可变地设定传输到信号线的数据的延迟量；以及采样电路S0至S2，用于对延迟电路DL0至DL2的每个数据进行采样。此外，半导体器件1还包括：定时调节电路，用于基于相邻信号线的数据来设定对应信号线的延迟量；以及信号变化检测电路DT0和DT2，其对应于每条信号线DS0和DS2而设置。在该示例中，描述了用于设定信号线DS1的延迟电路DL1的延迟量的方法作为示例。作为示例，驱动器电路100包括多个比较器。每个比较器基于参考电压和输入电压之间的比较来将数据D输出到对应的信号线DS。在该示例中，作为示例，驱动器电路100将读取数据D0至D2输出到信号线DS0至DS2中的每一个信号线。图2是基于第一实施例的接口电路的定时图。参考图2，它示出信号线DS0的数据D0相对于时间T0处的信号从“L”电平变为“H”电平。信号线DS2的数据D2从“L”电平变为“H”电平。信号线DS1的数据D1在时间T2处从“H”电平变为“L”电平。在时间T0处信号线DS1中信号从“H”电平变为“L”电平是理想的，但是示出的是由于信号线DS0和DS2中信号变化的串扰的影响，下降时段被延迟给定的时间段。因此，当在延迟电路DL0至DL2中添加固定值的延迟量时，信号线DS1的数据D1滞后于其他数据。在时间T3，输出通过延迟电路DL0和DL2的数据D0_d和D2_2。在时间T4，由于串扰的影响，有可能输出通过延迟电路DL1的延迟数据D1_d。在该示例中，关于信号线DS1来调节延迟量。更具体地，将延迟量调节为抵消由于信号线DS0和DS2中的信号变化的串扰的影响而导致的延迟的值。该示例示出了通过调节值L2#调节延迟量的情况。以这种方式，可以通过消除串扰的影响来对准采样电路S的同步定时。在该示例中，数据D0和D2在时间T1处改变。信号变化检测电路DT0和DT2分别检测特定变化并从“L”电平转变到“H”电平。定时调节电路200基于从信号变化检测电路DT0和DT2输入的数据D0_tr和D2_tr，分别获得信号线DS0和DS2的数据。当数据D0_tr和D2_tr为“H”电平时，定时调节电路200获得发送到信号线D20和DS2的数据D0和D2。定时调节电路200基于所获得的数据D0、D2和发送到信号线DS1的数据D1的组合来调节延迟量。图3是示出基于第一实施例的关于数据D1的定时调节电路200的调节表的示例的图。参考图3，其示出了用于基于数据D1的状态以及数据D0和D2的状态来对调节值ΔL进行调节的表。对于数据D1，当没有信号改变“x”时，调节值为0(无)。在数据D1从“L”电平转变为“H”电平的情况下，当数据D2从“L”电平转变为“H”电平时，信号定时受到串扰的影响。在这种情况下，定时调节电路200将调节值设定为调节值L1。数据D0的状态是无信号变化的状态。在数据D1从“L”电平转变为“H”电平的情况下，当数据D0从“L”电平转变为“H”电平时，信号定时受到串扰的影响。在这种情况下，定时调节电路200将调节值设定为调节值L1。数据D1的状态是没有信号变化的状态。在数据D1从“L”电平转变为“H”电平的情况下，当数据D0从“L”电平转变为“H”电平并且当数据D2从“L”电平变为“H”时电平，信号定时受串扰影响。在这种情况下，定时调节电路200将调节值设定为调节值L2。在数据D1从“L”电平转变为“H”电平的情况下，当数据D2从“H”电平转变为“L”电平时，信号定时受到串扰的影响。在这种情况下，定时调节电路200将调节值设定为调节值L3。数据D0的状态是没有信号变化的状态。在数据D1从“L”电平转变为“H”电平的情况下，当数据D0从“H”电平转变为“L”电平时，信号定时受到串扰的影响。在这种情况下，定时调节电路200将调节值设定为调节值L3。数据D1的状态是没有信号变化的状态。在数据D1从“L”电平转变为“H”电平的情况下，当数据D0从“H”电平转变为“L”电平并且数据D2从“H”电平变为“L”电平时，信号定时受串扰影响。在这种情况下，定时调节电路200将调节值设定为调节值L4。在数据D1从“H”电平转变为“L”电平的情况下，当数据D2从“L”电平转变为“H”电平时，信号定时受到串扰的影响。在这种情况下，定时调节电路200将调节值设定为调节值L1#。数据D0的状态是没有信号变化的状态。在数据D1从“H”电平转变为“L”电平的情况下，当数据D0从“L”电平转变本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多条信号线；驱动器电路，对应于所述信号线中的每个信号线而设置，并且通过驱动所述信号线中的每个信号线来并行传输多个数据；多个延迟电路，对应于所述信号线中的每个信号线而设置，并且可以可变地设定传输到所述信号线的数据的延迟量，以及定时调节电路，用于基于所述信号线中的相邻信号线的数据来设定对应信号线的所述延迟量。

【技术特征摘要】
2017.12.21 JP 2017-2452711.一种半导体器件，包括：多条信号线；驱动器电路，对应于所述信号线中的每个信号线而设置，并且通过驱动所述信号线中的每个信号线来并行传输多个数据；多个延迟电路，对应于所述信号线中的每个信号线而设置，并且可以可变地设定传输到所述信号线的数据的延迟量，以及定时调节电路，用于基于所述信号线中的相邻信号线的数据来设定对应信号线的所述延迟量。2.根据权利要求1所述的半导体器件，其中，所述定时调节电路基于指示所述相邻信号线中是否存在信号变化的数据的输入、相邻信号线的数据的输入以及对应信号线的数据的输入，来设定所述对应信号线的所述延迟量。3.根据权利要求2所述的半导体器件，其中，所述定时调节电路根据指示所述相邻信号线中是否存在信号变化的数据的输入来获得所述相邻信号线的数据，并且基于获得的所述相邻信...

【专利技术属性】
技术研发人员：萤原孝征，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP