半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。第2芯片层叠在第1芯片的第1配线层侧。第2芯片包含：第2半导体层，具有与第1配线层对向的第2电路面、及第2电路面的相反侧的第2背面；第2配线层，设置在第2电路面并与第1芯片的第1配线层连接；及第2贯通电极，贯通第2半导体层而设置，并连接于第2配线层。第3芯片层叠在第2芯片的第2背面侧。第3芯片包含：第3半导体层，具有第3电路面、及与第2芯片对向的第3背面；第3配线层，设置在第3电路面；及第3贯通电极，贯通第3半导体层而设置，连接于第3配线层，并且利用凸块而连接于第2芯片的第2贯通电极。

【技术实现步骤摘要】
半导体装置及其制造方法[相关申请案]本申请案享受以日本专利申请案2014-51238号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体装置及其制造方法。
技术介绍
在使用TSV(Through-SiliconVia，穿硅通孔)的结构中，芯片的层叠数越多则TSV的数量增加，从而导致TSV与硅基板之间的寄生电容增大。
技术实现思路
本专利技术的实施方式提供一种可以降低贯通电极部分的寄生电容的半导体装置及其制造方法。根据实施方式，半导体装置包括第1芯片、第2芯片、及第3芯片。所述第1芯片包含：第1半导体层，具有第1电路面、及所述第1电路面的相反侧的第1背面；第1配线层，设置在所述第1电路面；及第1贯通电极，贯通所述第1半导体层而设置，并连接于所述第1配线层。所述第2芯片层叠在所述第1芯片的所述第1配线层侧。所述第2芯片包含：第2半导体层，具有与所述第1配线层对向的第2电路面、及所述第2电路面的相反侧的第2背面；第2配线层，设置在所述第2电路面，并与所述第1芯片的所述第1配线层连接；及第2贯通电极，贯通所述第2半导体层而设置，并连接于所述第2配线层。所述第3芯片层叠在所述第2芯片的所述第2背面侧。所述第3芯片包含：第3半导体层，具有第3电路面、及位于所述第3电路面的相反侧且与所述第2芯片对向的第3背面；第3配线层，设置在所述第3电路面；及第3贯通电极，贯通所述第3半导体层而设置，连接于所述第3配线层，并且隔著凸块与所述第2芯片的所述第2贯通电极连接。附图说明图1(a)及(b)是实施方式的半导体装置的示意剖视图。图2(a)及(b)是实施方式的半导体装置的示意剖视图。图3(a)及(b)是实施方式的半导体装置的示意剖视图。图4是表示实施方式的半导体装置的制造方法的示意剖视图。图5是表示实施方式的半导体装置的制造方法的示意剖视图。图6是表示实施方式的半导体装置的制造方法的示意剖视图。图7是表示实施方式的半导体装置的制造方法的示意剖视图。图8是表示实施方式的半导体装置的制造方法的示意剖视图。图9是表示实施方式的半导体装置的制造方法的示意剖视图。图10是表示实施方式的半导体装置中的多个芯片的连接关系的示意图。图11是实施方式的半导体装置的示意剖视图。具体实施方式以下，参照附图，对实施方式进行说明。另外，各附图中，对相同要素标注相同符号。图1(a)是实施方式的半导体装置的示意剖视图。实施方式的半导体装置是多个半导体芯片(以下，也简称为芯片)11的层叠体安装在安装基板(内插板)51上并由密封树脂80覆盖而成。在图1(a)中，例示层叠着例如8个芯片11的结构，但芯片11的层叠数为任意。多个芯片11的厚度、平面尺寸、厚度方向的层结构及材料等相同，例如是存储器芯片。根据实施方式，2个芯片11使电路面12a彼此以面对面方式对向而键合的构成的双芯片层叠体10层叠有多层。双芯片层叠体10中的1对芯片11如下所述通过晶片间键合而接合。多个双芯片层叠体10彼此利用凸块而连接。图1(b)是图1中的A部的放大示意剖视图，表示双芯片层叠体10的局部剖面。各芯片11包含半导体层12、配线层13、贯通电极18、及接合金属(或中间电极)21。半导体层12使用例如硅基板。或者，半导体层12使用SOI(SiliconOnInsulator，绝缘体上硅)结构中的硅层。而且，半导体层12也可以使用硅以外的例如SiC、GaN等的层(基板)。在以下的说明中，将半导体层12设为硅基板而进行说明。硅基板12具有电路面12a及其相反侧的背面12b。此处的背面12b表示相对于电路面12a的背面。在电路面12a形成着未图示的包含晶体管等的半导体集成电路。例如，在存储器芯片的情况下，在电路面12a上形成着电荷累积层、控制电极等。在电路面12a上设置着与半导体集成电路、控制电极连接的配线层13。在图中例示多层配线，但配线层13也可以是单层。在配线层13与电路面12a之间、配线层13彼此之间、及最上层的配线层13上设置着层间绝缘层14。层间绝缘层14包含例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳氧化硅(SiOC)的至少任一个。配线层13是所谓的片上配线层，与设置在树脂中的重配线层(RDL：RedistributionLayer)不同。在层间绝缘层14的表面上设置着树脂层15。树脂层15使用例如苯并环丁烯(BCB，benzocyclobutene)树脂。或者，树脂层15使用聚酰亚胺树脂或环氧树脂。在硅基板12设置着贯通电极18。而且，在硅基板12的背面12b设置着背面电极19。贯通电极18在形成着背面电极19的位置贯通硅基板12，将背面电极19与配线层13连接。贯通电极18使用例如包含铜作为主成分的金属。在贯通电极18与硅基板12之间，设置着防止贯通电极18与硅基板12直接导通的绝缘膜17。绝缘膜17使用例如氧化硅膜、氮化硅膜、或氮氧化硅膜。在树脂层15埋入着接合金属(或中间电极)21。接合金属21贯通树脂层15、及层间绝缘层14的一部分而连接于配线层13。接合金属21使用例如包含铜作为主成分的金属。具有以上所说明的结构的芯片11彼此使电路面12a(配线层13)侧对向而接合，从而形成双芯片层叠体10。相互的芯片11的接合金属21彼此接合，且树脂层15彼此接合(粘合)。在图1(a)中，在例如最下层的双芯片层叠体10中的上侧的芯片11的背面电极19与该背面电极19上的双芯片层叠体10中的下侧的芯片11的背面电极19之间设置着凸块31。凸块31是例如焊料球、或金属凸块，将上下的芯片11的背面电极19彼此连接。即，多个双芯片层叠体10彼此是利用凸块而连接。在图1(a)中，在最下层的双芯片层叠体10中的下侧的芯片11的背面12b设置着重配线层41。最下层的芯片11的背面电极19与重配线层41连接。重配线层41设置在树脂中，负责芯片11的配线层(片上配线层)13与安装基板51的配线层的连接。在重配线层41的下表面设置着凸块(例如焊料球、金属凸块)32，包含多个芯片11的层叠体隔著该凸块32而安装在安装基板51上。在安装基板51的背面设置着外部端子(例如焊料球、金属凸块)52。安装基板51上的层叠体由密封树脂80覆盖。而且，在双芯片层叠体10与双芯片层叠体10之间填充着树脂85。即，凸块31的接合部由树脂85覆盖而受到保护。双芯片层叠体10中的使电路面12a彼此对向而接合的2个芯片11间的树脂层15的填料含量少于隔著凸块31连接的2个芯片11间的树脂85的填料含量。或者，树脂层15不包含填料。晶片彼此的接合与隔著凸块的接合相比，芯片间的距离较短，树脂的热膨胀对可靠性造成的影响较小，所以，抑制热膨胀的填料量也可以少于树脂85(或者，也可以没有填料)。多个芯片11的各半导体集成电路(也包含存储器元件)是经由配线层13、接合金属21、贯通电极18、背面电极19、凸块31、重配线层41、及凸块32而与安装基板51的配线层电连接。而且，安装基板51的配线层经由外部端子52而与外部电路连接。多个芯片11是存储器芯片，如图10所示，相对于共用的数据输入输出端子90并列本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特徵在于包含：第1芯片，包括：第1半导体层，具有第1电路面、及所述第1电路面的相反侧的第1背面；第1配线层，设置在所述第1电路面；第1背面电极，设置在所述第1背面；第1贯通电极，贯通所述第1半导体层而设置，并连接于所述第1背面电极及所述第1配线层；第1树脂层，设置在与所述第1配线层的所述第1电路面相反的面；及第1接合金属，贯通所述第1树脂层，并连接于所述第1配线层；第2芯片，层叠在所述第1芯片的所述第1配线层侧，且包括：第2半导体层，具有与所述第1电路面对向的第2电路面、及所述第2电路面的相反侧的第2背面；第2配线层，设置在所述第2电路面；第2背面电极，设置在所述第2背面；第2贯通电极，贯通所述第2半导体层而设置，并连接于所述第2背面电极及所述第2配线层；第2树脂层，设置在与所述第2配线层的所述第2电路面相反的面，并与所述第1树脂层接合；及第2接合金属，贯通所述第2树脂层，并连接于所述第2配线层，并接合于所述第1接合金属；第3芯片，层叠在所述第2芯片的所述第2背面侧，且包括：第3半导体层，具有第3电路面、及位于所述第3电路面的相反侧且与所述第2芯片对向的第3背面；第3配线层，设置在所述第3电路面；第3背面电极，设置在所述第3背面；第3贯通电极，贯通所述第3半导体层而设置，连接于所述第3背面电极及所述第3配线层；第3树脂层，设置在与所述第3配线层的所述第3电路面相反的面；及第3接合金属，贯通所述第3树脂层，并连接于所述第3配线层；以及凸块，设置在所述第2背面电极与所述第3背面电极之间，并连接于第2背面电极与所述第3背面电极；所述第1芯片与所述第2芯片的距离短于所述第2芯片与所述第3芯片的距离。...

【技术特征摘要】
2014.03.14 JP 2014-0512381.一种半导体装置，其特徵在于包含：第1芯片，包括：第1半导体层，具有第1电路面、及所述第1电路面的相反侧的第1背面；第1配线层，设置在所述第1电路面；第1背面电极，设置在所述第1背面；第1贯通电极，贯通所述第1半导体层而设置，并连接于所述第1背面电极及所述第1配线层；第1树脂层，设置在与所述第1配线层的所述第1电路面相反的面；及第1接合金属，贯通所述第1树脂层，并连接于所述第1配线层；第2芯片，层叠在所述第1芯片的所述第1配线层侧，且包括：第2半导体层，具有与所述第1电路面对向的第2电路面、及所述第2电路面的相反侧的第2背面；第2配线层，设置在所述第2电路面；第2背面电极，设置在所述第2背面；第2贯通电极，贯通所述第2半导体层而设置，并连接于所述第2背面电极及所述第2配线层；第2树脂层，设置在与所述第2配线层的所述第2电路面相反的面，并与所述第1树脂层接合；及第2接合金属，贯通所述第2树脂层，并连接于所述第2配线层，并接合于所述第1接合金属；第3芯片，层叠在所述第2芯片的所述第2背面侧，且包括：第3半导体层，具有第3电路面、及位于所述第3电路面的相反侧且与所述第2芯片对向的第3背面；第3配线层，设置在所述第3电路面；第3背面电极，设置在所述第3背面；第3贯通电极，贯通所述第3半导体层而设置，连接于所述第3背面电极及所述第3配线层；第3树脂层，设置在与所述第3配线层的所述第3电路面相反的面；及第3接合金属，贯通所述第3树脂层，并连接于所述第3配线层；以及凸块，设置在所述第2背面电极与所述第3背面电极之间，并连接于第2背面电极与所述第3背面电极；所述第1芯片与所述第2芯片的距离短于所述第2芯片与所述第3芯片的距离。2.根据权利要求1所述的半导体装置，其特徵在于：所述第1芯片、所述第2芯片及所述第3芯片的数据输入输出线是相对于共用的数据输入输出端子并列连接的存储器芯片。3.根据权利要求1或2所述的半导体装置，其特徵在于还包含逻辑芯片，所述逻辑芯片设置在所述第1芯片的所述第1背面侧，连接于所述第1贯通电极，控制所述第1芯片、所述第2芯片及所述第3芯片。4.根据权利要求1或2所述的半导体装置，其特徵在于：所述第1芯片与所述第2芯片的层叠体是具有连续的侧面的长方体形状。5.根据权利要求1或2所述的半导体装置，其特徵在于还包含第4芯片，所述第4芯片层叠在所述第3芯片的所述第3配线层侧，且包括：第4半导体层，具有与所述第3配线层对向的第4电路...

【专利技术属性】
技术研发人员：河崎一茂，栗田洋一郎，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP