一种半导体结构的形成方法技术

本发明专利技术公开了一种半导体结构的形成方法，包括：在衬底上形成有芯模层及覆盖所述芯模层的牺牲层，刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层，采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理，最后去除所述图形化的牺牲层。在去除芯模顶部的牺牲层后，可形成侧壁垂直于晶圆表面的顶部为直角的芯模形貌，有利于后续侧墙和刻蚀工艺的作业，极大的改善了后续的双重图形刻蚀工艺窗口。

【技术实现步骤摘要】
一种半导体结构的形成方法
本专利技术涉及半导体集成电路制造领域，尤其是涉及一种半导体结构的形成方法。
技术介绍
随着半导体制造的工艺节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻工艺的物理极限。在38nm及以下工艺节点的制造中，一般的会使用自对准双重成像工艺(Self-alignedDoublePatterning，SADP)。在SADP工艺中，为方便后续的刻蚀工艺，要求作为硬掩模板的侧墙(spacer)的侧边形貌尽可能的垂直于晶圆表面。这就要求侧墙的芯模(core)顶端形貌尽可能的垂直于晶圆表面，避免出现“圆角”形貌(rounding)。由于各向同性刻蚀的湿法刻蚀工艺通常会导致芯模顶端出现圆角现象，影响后续的侧墙的形貌，最终影响后续的关键尺寸刻蚀工艺。目前的主流SADP工艺只能做到尽量减少芯模顶端圆角的效应，难以完全消除。
技术实现思路
本专利技术的目的在于提供一种半导体结构的形成方法，避免侧墙顶端出现“圆角”形貌，便于后续的双重图形刻蚀工艺，极大的改善刻蚀工艺窗口。为了达到上述目的，本专利技术提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有芯模层及覆盖所述芯模层的牺牲层；刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层；采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理；去除所述图形化的牺牲层。可选的，去除所述图形化的牺牲层之后，所述半导体结构的形成方法还包括：在所述图形化的芯模层侧壁形成侧墙。可选的，所述侧墙的材料为氮化硅。可选的，对所述图形化的芯模层执行细化处理之后，所述图形化的芯模层的横向宽度尺寸小于或等于38nm。可选的，对所述图形化的芯模层执行细化处理之后，所述图形化的芯模层的侧壁与顶面之间构成的夹角介于90°-110°之间。可选的，利用选择性湿法刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀。可选的，所述芯模层的材料为氧化硅，所述牺牲层的材料为硅。可选的，所述选择性湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵或氢氧化钾。可选的，利用选择性干法刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀。可选的，采用等离子体刻蚀工艺或湿法刻蚀工艺刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层。本专利技术提供了一种半导体结构的形成方法，包括：在衬底上形成有芯模层及覆盖所述芯模层的牺牲层，刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层，采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理，再去除所述图形化的牺牲层。在去除芯模层顶部的牺牲层后，可形成侧壁垂直于晶圆表面的顶部为直角的芯模形貌，有利于后续侧墙和刻蚀工艺的作业，极大的改善了后续的双重图形刻蚀工艺窗口。附图说明图1a是一种SADP工艺中形成图形化的芯模层示意图；图1b是一种SADP工艺中对图形化的芯模层执行细化处理示意图；图1c是一种SADP工艺中在图形化的芯模层侧壁形成侧墙示意图；图1d是一种SADP工艺中去除芯模层示意图；图2a是本专利技术一实施例提供的SADP工艺中形成芯模层和牺牲层示意图；图2b是本专利技术一实施例提供的SADP工艺中形成图形化的芯模层示意图；图2c是本专利技术一实施例提供的SADP工艺中对图形化的芯模层执行细化处理示意图；图2d是本专利技术一实施例提供的SADP工艺中去除牺牲层示意图；图3是本专利技术一实施例提供的一种半导体结构的形成方法流程图。其中：10-芯模层，11-图形化的芯模层，20-侧墙，30-半导体衬底，40-牺牲层，41-图形化的牺牲层。具体实施方式图1a是一种SADP工艺中形成图形化的芯模层示意图，图1b是一种SADP工艺中对图形化的芯模层执行细化处理示意图，图1c是一种SADP工艺中在图形化的芯模层侧壁形成侧墙示意图，图1d是一种SADP工艺中去除芯模层示意图。参见图1a，在衬底上形成图形化的芯模层11，所述图形化的芯模层11的材料为氧化硅；参见图1b，通过各向同性的湿法刻蚀工艺细化图形化的芯模层11到需要的关键尺寸，可见所述图形化的芯模层11的顶部形成了圆角形貌；参见图1c，在所述图形化的芯模层11的侧壁形成氮化硅层作为侧墙20；参见图1d，使用各向异性的湿法刻蚀工艺去除所述图形化的芯模层11，留下侧墙20作为后续刻蚀工艺的硬质掩模。由于各向同性刻蚀的湿法刻蚀工艺通常会导致所述图形化的芯模层11顶端出现圆角现象，影响后续的侧墙20的形貌，最终影响后续的关键尺寸刻蚀工艺。目前的工艺只能做到尽量减少所述图形化的芯模层11顶端圆角的效应，难以完全消除。为避免侧墙顶端出现圆角形貌，便于后续的双重图形刻蚀工艺，极大的改善刻蚀工艺窗口，申请人提出了一种半导体结构的形成方法。下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。图3是本专利技术一实施例提供的半导体结构的形成方法流程图。如图3所示，本专利技术提供一种半导体结构的形成方法，包括以下步骤：S1：提供衬底，所述衬底上形成有芯模层及覆盖所述芯模层的牺牲层；S2：刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层；S3：采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理；S4：去除所述图形化的牺牲层。图2a是本专利技术一实施例提供的SADP工艺中形成芯模层和牺牲层示意图，图2b是本专利技术一实施例提供的SADP工艺中形成图形化的芯模层示意图，图2c是本专利技术一实施例提供的SADP工艺中对图形化的芯模层执行细化处理示意图，图2d是本专利技术一实施例提供的SADP工艺中去除牺牲层示意图。参见图2a，提供衬底30，所述衬底30上形成有芯模层10及覆盖所述芯模层10的牺牲层40；参见图2b，刻蚀所述牺牲层40及所述芯模层10以形成图形化的牺牲层41及图形化的芯模层11；参见图2c，采用选择性刻蚀工艺对所述图形化的芯模层11的侧壁进行选择性刻蚀，以对所述图形化的芯模层11执行细化处理；参见图2d，去除所述图形化的牺牲层41。优选的，去除所述图形化的牺牲层41之后，所述半导体结构的形成方法还包括：在所述图形化的芯模层11侧壁形成侧墙，所述侧墙的材料为氮化硅。为达到工艺要求，所述侧墙、所述芯模层10的淀积厚度均需根据实际需求做出调整。优选的，采用选择性刻蚀工艺对所述图形化的芯模层11的侧壁进行选择性刻蚀，以对所述图形化的芯模层11执行细化处理，执行细化处理之后，所述图形化的芯模层11的横向宽度尺寸小于或等于38nm，同时，所述图形化的芯模层11的侧壁与顶面之间构成的夹角介于90°-110°之间。优选的，利用选择性湿法刻蚀工艺对所述图形化的芯模层11的侧壁进行选择性刻蚀，以对所述图形化的芯模层11执行细化处理。所述芯模层10的材料为氧化硅，所述牺牲层40的材料为硅，所述选择性湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵或氢氧化钾。四甲基氢氧化铵对硅/氧化硅的刻蚀选择比大于1000，可以避免损失掉所述图形化的芯模层11。正因为所述芯模层10、所述牺牲层40、所述衬底3本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上形成有芯模层及覆盖所述芯模层的牺牲层；刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层；采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理；去除所述图形化的牺牲层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上形成有芯模层及覆盖所述芯模层的牺牲层；刻蚀所述牺牲层及所述芯模层以形成图形化的牺牲层及图形化的芯模层；采用选择性刻蚀工艺对所述图形化的芯模层的侧壁进行选择性刻蚀，以对所述图形化的芯模层执行细化处理；去除所述图形化的牺牲层。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除所述图形化的牺牲层之后，所述半导体结构的形成方法还包括：在所述图形化的芯模层侧壁形成侧墙。3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅。4.根据权利要求1所述的半导体结构的形成方法，其特征在于，对所述图形化的芯模层执行细化处理之后，所述图形化的芯模层的横向宽度尺寸小于或等于38nm。5.根据权利要求1所述的半导体结构的形成方法，其特征在于，...

【专利技术属性】
技术研发人员：赵健，徐友峰，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31