单级差分运算放大器、电路和模数转换器制造技术

本公开涉及单级差分运算放大器、电路和模数转换器。单级差分运算放大器包括由一对输入晶体管形成的输入级，输入晶体管所具有的控制端子被连接到相应的第一输入和第二输入，输入晶体管所具有的第一导电端子被耦合到相应的第一输出和第二输出，以及输入晶体管所具有的第二导电端子被耦合以接收极化电流。一个输出级由二极管配置的一对输出晶体管形成，并且输出晶体管所具有的控制端子被耦合到相关的第一导电端子并被连接到相应的第一输出和第二输出，以及输出晶体管所具有的第二导电端子被连接到参考线。一个耦合级被插入在输出晶体管的第一导电端子与第一输出和第二输出之间，以定义输出晶体管的二极管配置和运算放大器的增益值。

Single-stage Differential Operational Amplifier, Circuit and Analog-to-Digital Converter

The present disclosure relates to a single stage differential operational amplifier, a circuit and an analog-to-digital converter. A single-stage differential operational amplifier consists of an input stage formed by a pair of input transistors. The control terminals of the input transistor are connected to the corresponding first and second inputs. The first conductive terminals of the input transistor are coupled to the corresponding first and second outputs, and the second conductive terminals of the input transistor are coupled to receive polarized currents. An output stage is formed by a pair of output transistors configured by a diode, and the control terminal of the output transistor is coupled to the relevant first conductive terminal and connected to the corresponding first output and second output, and the second conductive terminal of the output transistor is connected to the reference line. A coupling stage is inserted between the first conductive terminal of the output transistor and the first output and the second output to define the diode configuration of the output transistor and the gain of the operational amplifier.

【技术实现步骤摘要】
单级差分运算放大器、电路和模数转换器
本公开涉及一种单级差分运算放大器、电路和模数转换器。
技术介绍
有许多应用需要使用单级运算放大器(也称为OTA，运算跨导放大器)，其对于低信号具有提高的增益并且具有所谓的增益带宽积(GBWP)的提高值，以及具有已建立的或至少受控的值的共模输出(或具有直流(DC)值的连续或时间不变的输出)。例如，在用于逐次逼近模拟/数字转换器(所谓的逐次逼近寄存器(SAR)模数(AD)转换器)的比较器电路中，具有这种所需特征的运算放大器被用来实现一种预放大级，其需要快速响应时间(例如，小于10纳秒)和高灵敏度(例如，具有辨别电压差小于100μV的能力)。本专利申请人已经证实，用于实现单级差分运算放大器的已知方案通常不是完全令人满意的。具体地，已经证明很难同时获得前述的针对小信号的增益要求：快速响应时间和共模输出。图1示出了已知类型的单级运算放大器电路，通常由参考标号1表示。运算放大器1是全差分，具有差分输入IN+和IN-、以及差分输出OUT+和OUT-，并且其包括：一对PMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的漏极端子被连接到相应的输出OUT-、OUT+，以及其所具有的源极端子被一起连接到提供偏置或极化电流Ib的相同极化电流发生器2。一对NMOS型的输出MOS晶体管M3、M4，以二极管方式连接，或者其栅极端子耦合到相应的漏极端子并连接到相应的输出OUT-、OUT+，以及其源极端子被一起连接到接地参考端子gnd。至少在所有晶体管在饱和区域中被偏置或极化的最简单情况下，运算放大器1的连续增益G由以下表达式给出：其中gm1是输入晶体管(晶体管M1)的跨导，gm3是输出(或负载)晶体管(晶体管M3)的跨导，(W/L)1和(W/L)3是相同晶体管M1和M3的形状因子(或沟道宽度与沟道长度之比)，并且其中k是考虑到n沟道和p沟道晶体管的不同迁移率以及任何极化的不均匀性的校正因子。换言之，由于晶体管M1和M3至少在第一近似中由相同的极化电流Ib极化，所以运算放大器1的增益G基本上由相同晶体管M1和M3的形状因子之间的比率来定义。运算放大器1具有减小的面积占用率和降低的功耗，并且还可以获得提高的增益带宽积(GBWP)。此外，共模输出电压的DC值由输出晶体管(晶体管M3)的栅源电压Vgs设定，因此具有可以以适当方式确定尺寸的值。即使如此，考虑到晶体管的极化关系，增益G的最大可实现值通常小于20分贝。例如，在用作实现用于模数转换器SAR的比较器的预放大级的第一放大级的情况下，这种电路方案有一些性能限制，其中如前所述，需要用于小信号的提高的增益值。图2示出了用于单级运算放大器的已知类型的另一电路实现，在这种情况下被指定为10。运算放大器10也是全差分型的，在这种情况下包括一对NMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的源极端子被一起连接到吸收极化电流Ib的第一极化电流发生器12，以及其所具有的漏极端子被分别连接到第一和第二内部节点N1、N2，所述第一和第二内部节点依次被耦合到第二和第三极化电流发生器14a、14b。一对输出MOS晶体管M3、M4(这些也是NMOS型)以二极管方式连接，或者其栅极端子耦合到相应的漏极端子并连接到相应的输出OUT-、OUT+，以及其源极端子被一起连接到接地参考端子gnd。运算放大器10还包括：PMOS型的第一和第二共源共栅MOS晶体管Mc1、Mc2，第一共源共栅MOS晶体管Mc1被连接在第一内部节点N1和输出OUT-之间，并且相应地，第二共源共栅MOS晶体管Mc2被连接在第二内部节点N2和输出OUT+之间，并且具有接收公共极化电压Vb的栅极端子；以及第四和第五极化电流发生器16a、16b，第四极化电流发生器16a被连接在输出OUT-与接地参考端子gnd之间，或者相应地，第五极化电流发生器16b被连接在输出OUT+与接地参考端子gnd之间。这表明，在这种情况下，运算放大器10的增益G也可以由以下表达式给出：其中k是在这种情况下也考虑由极化电流发生器12、14a-14b和16a-16b产生的极化电流的因子。因此，通过以适当的方式对极化电流之间的比率进行操作(特别是通过以与输入MOS晶体管M1、M2相比更小的值的极化电流来极化输出MOS晶体管M3、M4)，这样的增益可以仅相对于输入和输出晶体管(晶体管M1和M3)的形状因子(W/L)的比率来增加。即使如此，也可以表明在这种情况下最大可实现的值实际上也不过是20分贝。此外，即使在这种情况下，也可以获得增益带宽积GBWP的提高值，运算放大器10需要更大的面积占用率和更大的功耗，并且对电路中存在的噪声和任何偏移更敏感。图3示出了用于单级运算放大器的已知类型的另一个电路实现，在这种情况下由20表示。运算放大器20也是全差分型的，包括：一对PMOS型的输入MOS晶体管M1、M2，其所具有的栅极端子被连接到相应的输入IN+、IN-，其所具有的漏极端子被连接到相应的输出OUT-、OUT+，以及其所具有的源极端子被一起连接到提供极化电流Ib的极化电流发生器22；以及一对NMOS型的输出MOS晶体管M3、M4，具有电流发生器配置，其栅极端子彼此连接，其漏极端子被连接到相应的输出OUT-、OUT+以及其源极端子被连接到接地参考端子gnd。运算放大器20进一步包括共模控制级24，该共模控制级24具有通过在晶体管M3和M4的栅极端子上施加共模反馈电压Vcm_fdbk并使用作为输出电压的函数的值来设置输出电压的共模值的功能。共模控制级24包括：电阻分压器25，由连接在输出OUT+与分割节点Np之间的第一分压电阻25a和连接在分割节点Np与输出OUT-之间的第二分压电阻25b构成；以及放大器26，其具有连接到分割节点Np的第一输入(正)，以及第二输入(负)，接收共模参考电压Vcm，并将共模反馈电压Vcm_fdbk提供给输出端子。在这种情况下，可以表明，运算放大器电路20的增益G由下式给出：其中rds1是输入晶体管(晶体管M1)的漏源电阻，而rds3是输出晶体管(晶体管M3)的漏源电阻。由于MOS晶体管的漏源电阻的提高值，在这种情况下的增益G甚至可以达到40分贝的量级。即使如此，如图所示，需要存在用于共模输出电压(共模控制级24)的反馈控制的专用控制回路，这导致面积占用率和电功率消耗的增加，并且还导致了对放大器电路的带宽和频率响应的限制。此外，在现有技术中还存在其他用于实现单级差分运算放大器的电路方案；例如，在由AntonioJ.Lopez-Martin、SuhmitaBaswa、JaimeRamirez-Angulo、RamonGonzalezCarvajal所著的文章“具有极高转换速率和功率效率的低电压超ABCMOSOTA电池(Low-VoltageSuperClassABCMOSOTACellsWithVeryHighSlewRateandPowerEfficiency)”(参见IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.40,NO.5,May2005)中，描述了几个进一步的示例性实施例，然而本文档来自技高网...

【技术保护点】
1.一种单级差分运算放大器，其特征在于，包括：由第一输入晶体管和第二输入晶体管形成的输入级，所述第一输入晶体管和所述第二输入晶体管所具有的控制端子被分别耦合到所述运算放大器的第一输入和第二输入，所述第一输入晶体管和所述第二输入晶体管所包括的第一导电端子被分别耦合到所述运算放大器的第一输出和第二输出，以及所述第一输入晶体管和所述第二输入晶体管所包括的第二导电端子被配置为接收极化电流；由类二极管配置的第一输出晶体管和第二输出晶体管形成的输出级，所述第一输出晶体管和所述第二输出晶体管所具有的控制端子被耦合到第一导电端子，所述第一导电端子被分别耦合到第一输出和第二输出，以及所述第一输出晶体管和所述第二输出晶体管所具有的第二导电端子被连接到参考线；以及耦合级，分别插入在所述第一输出晶体管的第一导电端子与所述第一输出之间以及所述第二输出晶体管的第一导电端子与所述第二输出之间，所述耦合级被配置为定义所述运算放大器的增益值，所述耦合级还包括被连接在所述第一输出晶体管与所述第二输出晶体管的第一导电端子之间的连接线。

【技术特征摘要】
2017.05.25 IT 1020170000570771.一种单级差分运算放大器，其特征在于，包括：由第一输入晶体管和第二输入晶体管形成的输入级，所述第一输入晶体管和所述第二输入晶体管所具有的控制端子被分别耦合到所述运算放大器的第一输入和第二输入，所述第一输入晶体管和所述第二输入晶体管所包括的第一导电端子被分别耦合到所述运算放大器的第一输出和第二输出，以及所述第一输入晶体管和所述第二输入晶体管所包括的第二导电端子被配置为接收极化电流；由类二极管配置的第一输出晶体管和第二输出晶体管形成的输出级，所述第一输出晶体管和所述第二输出晶体管所具有的控制端子被耦合到第一导电端子，所述第一导电端子被分别耦合到第一输出和第二输出，以及所述第一输出晶体管和所述第二输出晶体管所具有的第二导电端子被连接到参考线；以及耦合级，分别插入在所述第一输出晶体管的第一导电端子与所述第一输出之间以及所述第二输出晶体管的第一导电端子与所述第二输出之间，所述耦合级被配置为定义所述运算放大器的增益值，所述耦合级还包括被连接在所述第一输出晶体管与所述第二输出晶体管的第一导电端子之间的连接线。2.根据权利要求1所述的运算放大器，其特征在于，所述耦合级包括第一耦合晶体管和第二耦合晶体管，所述第一耦合晶体管和所述第二耦合晶体管所具有的控制端子被连接在一起并被配置为接收第一极化电压，所述第一耦合晶体管和所述第二耦合晶体管所具有的第一导电端子被分别连接到所述第一输出和所述第二输出，以及连接线将所述第一耦合晶体管和所述第二耦合晶体管的第二导电端子耦合在一起。3.根据权利要求2所述的运算放大器，其特征在于，所述连接线直接连接所述第一耦合晶体管和所述第二耦合晶体管的第二导电端子。4.根据权利要求2所述的运算放大器，其特征在于，所述增益由下式给出：其中rds3是被耦合到所述第一输出的所述第一耦合晶体管的第一导电端子与第二导电端子之间的电阻，以及gm1是被耦合到所述第一输入的所述第一输入晶体管的跨导。5.根据权利要求2所述的运算放大器，其特征在于，所述第一耦合晶体管和所述第二耦合晶体管是NMOS晶体管，并且所述连接线连接所述第一耦合晶体管和所述第二耦合晶体管的源极端子。6.根据权利要求1所述的运算放大器，其特征在于，所述第一输出晶体管的被耦合到所述第一输出的控制端子与第二导电端子之间的电压定义所述运算放大器的共模输出电压。7.根据权利要求1所述的运算放大器，其特征在于，进一步包括由第一共源共栅晶体管和第二共源共栅晶体管形成的共源共栅输入级，所述第一共源共栅晶体管和所述第二共源共栅晶体管被分别耦合在所述第一输入晶体管的第一导电端子与所述第一输出之间以及所述第二输入晶体管的第一导电端子与所述第二输出之间，并且所述第一共源共栅晶体管和所述第二共源共栅晶体管所具有的控制端子被配置为接收第二极化电压。8.根据权利要求7所述的运算放大器，其特征在于，进一步包括共源共栅输出级，所述共源共栅输出级包括第三共源共栅晶体管和第四共源共栅晶体管，所述第三共源共栅晶体管被耦合在所述耦合级与所述第一输出之间，所述第四共源共栅晶体管被耦合在所述耦合级与所述第二输出之间，并且所述第三共源共栅晶体管和所述第四共源共栅晶体管所具有的控制端子被配置为接收第三极化电压。9.根据权利要求1所述的运算放大器，其特征在于，所述第一输入晶体管和所述第二输入晶体管是PMOS晶体管，所述PMOS晶体管所具有的源极端子被配置为从极化电流发生器接收所述极化电流。10.根据权利要求9所述的运算放大器，其特征在于，所述第一输出晶体管和所述第二输出晶体管是具有连接到所述参考线的源极端子的NMOS晶体管。11.一种电路，其特征在于，包括：第一放大级，所述第一放大级包括运算放大器，所述运算放大器包括第一输入节点和第二输入节点以及第一输出节点和第二输出节点，所述运算放大器包括，输入级电路，所述输入级电路包括第一输入晶体管和第二输入晶体管，所述第一输入晶体管和所述第二输入晶体管中的每个晶体管均具有第一信号节点和第二信号节点以及控制节点，所述第一输入晶体管的第一信号节点被耦合到所述第一输出节点并且所述控制节点被耦合到所述第一输入节点，所述第二输入晶体管的第一信号节点被耦合到所述第二输出节点并且所述控制节点被耦合到所述第二输入节点，并且每个所述第二信号节点均被配置成接收偏置电流；输出级电路，所述输出级电路包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管和所述第二输出晶体管中的每个晶体管均具有第一信号节点和第二信号节点以及控制节点，所述第一输出晶体管和所述第二输出晶体管的第一信号节点被耦合到参...

【专利技术属性】
技术研发人员：M·扎姆普罗戈诺，M·邦吉奥尔尼，P·弗洛拉，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利,IT