放大器电路制造技术

本发明专利技术提供一种放大器电路，用于放大输入信号以产生输出信号，包含：堆栈式主放大器，其包含：第一放大器单元以及第二放大器单元；平行次放大器，包含输入节点与输出节点，其输入节点耦接至第一放大器单元的输入节点，用于接收输入信号，且其输出节点用于输出处理输入信号之后产生的第三放大信号；以及信号合成器，耦接至第二放大器单元的输出节点与平行次放大器的输出节点，用于合成第二放大信号与第三放大信号以产生输出信号。本发明专利技术提供的放大电路，具有低功耗，高增益与低噪声的性能。

【技术实现步骤摘要】

本专利技术有关于一种放大器架构，特别是关于包含堆栈式(stacked) 主方文大器与平朽"欠;改大器(parallel sub-amplifier)的力文大电i 各。
技术介绍
放大器作为普通电路组件应用于许多领域中，以无线通信装置为 例，RF接收器通常利用低噪声放大器(Low Noise Amplifier, LNA)来 放大从天线接收的信号。若无线通信装置是便携式装置，则需要相应 低功耗的架构。可是，现有技术的低噪声放大器需要高功率消耗来达 到要求的功率增益。因此，有需要提供一种新型放大电路，其具有低 功耗，高增益与低噪声来达到便携式装置的设计要求。
技术实现思路
本专利技术为了解决在便携式装置中应用低功耗的RF的技术问题， 提供一种放大电路，其具有低功耗，高增益与低噪声的性能。本专利技术提供一种放大器电路，用于放大输入信号以产生输出信号， 包含堆栈式主放大器，其包含第一放大器单元，其中，第一放大 器单元具有用于接收输入信号的输入节点，以及输出节点，用于输出 处理上述输入信号之后产生的第一放大信号；以及第二放大器单元， 其中，第二放大器单元的输入节点耦接至第一放大器单元的输出节点 以接收第一放大信号，并且其输出节点用于输出处理第一放大信号之 后产生的第二放大信号，并且第一放大器单元与第二放大器单元分享 偏置电流；平行次放大器，平行次放大器的输入节点耦接至第一放大 器单元的输入节点，用于接收输入信号，且平行次放大器的输出节点 用于输出处理输入信号之后产生的第三放大信号；以及信号合成器， 耦接至第二放大器单元的输出节点与平行次放大器的输出节点，用于 合成第二放大信号与第三放大信号以产生输出信号。利用本专利技术能够利用电路特性提高增益，降低电路的噪声，并可 应用于有低功耗要求的环境中。附图说明图1是根据本专利技术的第一实施方式放大器的方框图。图2是根据本专利技术第一实施方式的具有堆栈式主放大器的放大器 电路示意图。图3是根据本专利技术的第二实施方式的电路示意图。 图4是根据本专利技术的第三实施方式的放大器电路示意图。 图5是根据本专利技术的第二放大器架构的方框图。 图6是根据本专利技术第四实施方式的放大器电路的电路示意图。 图7是根据本专利技术第三放大器架构实施方式的示意图。 图8是根据本专利技术第五实施方式的具有堆栈式主放大器以及与堆 栈式主放大器堆叠的次放大器的放大器电路的电路示意图。具体实施例方式在说明书及权利要求书当中使用了某些词汇来称呼特定的元件。 本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼 同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元 件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说 明书及权利要求书当中所提及的"包含"是开放式的用语，故应解释 成"包含但不限定于"。此外，"耦接" 一词在此是包含任何直接及 间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置， 则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接 手段间接地电气连接到第二装置。图1是根据本专利技术的第一实施方式放大器的方框图。在此实施方 式中，放大器电路100包含，且并不限于，堆栈式主放大器102,平 行次放大器104,以及信号合成器(signal combiner)106。另夕卜，图1 更显示了多个耦接组件(coupling component)108A-108H来作信号耦接 之用。耦接组件可根据设计要求以电阻性组件，电容性组件，电导性 组件，传输线或其它各种组合来实施。由于上述多个耦接组件的实际应用对于本专利技术的技术特征并不相关，为简单起见此处不再赘述。因为耦接组件108B连接放大器单元112的输出与另 一放大器单元114， 并且放大器单元112与》文大器单元114分享同 一偏置电流(bias current),因此堆栈式主放大器102具有低功耗与高增益。假定放大器 单元112有等同于Gl的增益以及放大器单元114有等同于G2的增益， 堆栈式主放大器102的整体增益值等于Gl与G2的直接乘积(direct multiplication),即Gl x G2。因为分享偏置电流(即偏置电流重复使用) 使得功耗减少。放大器单元112作为堆栈式主放大器102的输入级而 工作，并且可根据设计要求以一个共栅(基极)输入级配置或共源(射极) 输入级配置实施。堆栈式主放大器102用于在低功耗操作中，放大从 输入节点IN上接收的需要信号。需要注意的是，图1中显示的堆栈式 主放大器102的硬件配置仅为说明之用，并非本专利技术的限制。在第一实施方式中，平行次放大器104并非用堆栈式放大器实施， 并在为抑制从堆栈式主放大器102中的放大器单元112产生的噪声中 扮演重要角色。简而言之，平行次放大器104以平行连接方式耦接至 堆栈式主放大器102，是用于放大输入节点IN上接收的需要信号，并 且为低噪声操作而感测(sense)堆栈式主放大器102的放大器单元112 处的噪声干扰。信号合成器106可设计为根据堆栈式主放大器102与平行次放大 器104的输出而合成(combine)电压或电流。在合成了堆栈式主放大器 102与平行次放大器104的输出之后，从输出节点OUT产生低噪声的 需要的放大信号。需要注意的是，信号合成器106应好好配置以达到 噪声抑制的目的。举例来说，为了抑制从放大器单元112产生的噪声， 信号合成器106应配置为根据实际的堆栈式主放大器102与平行次放 大器104的设计，将平行次放大器104的输出加至堆栈式主放大器102 的输出，或者用堆栈式主放大器102的输出减去平行次放大器104的 输出来完成操作。实施方式将介绍如下。请参考图2，图2是根据本专利技术第一实施方式的具有堆栈式主放 大器的放大器电路示意图，其中放大器电路包含共栅输入级。在此实 施方式中，放大器电^各200包含，但不限于，堆栈式主放大器202， 平行次放大器204与信号合成器206。另外，除了耦接组件208D与200208E是用作负载，其他多个耦接组件208A-208I用来耦接信号。堆栈 式主放大器202包含两个晶体管Mil与M21，分别由偏置电压DC1 与DC2偏压，其中堆栈式主放大器202具有共栅输入级配置。平行次 放大器204具有两个晶体管M31与M41，其中晶体管M41由偏置电 压DC3所偏压。在本实施方式中，信号合成器206利用传输线互连分 别直接耦接至堆栈式主放大器2 02的输出与平行次放大器2 04的输出。 需要注意的是，图2中所示的硬件配置为说明之用，并非本专利技术的限 制。若结果大致相同，可对图2的电路作适当的修改。当输入信号Sll输入至上述输入节点IN时，晶体管Mil作为第 一放大器单元工作且根据输入信号Sll产生放大的信号S21。由于耦 接组件208B的作用，放大的信号S21更进一步被晶体管M21放大， 如第二放大器单元工作。其中耦接组件208B电气地连接晶体管 Mll(NMOS晶体管)的漏极与晶体管M21(NMOS晶体管)的才册才及。结 果，晶体管M21利用处理放大信号S21产生放大信号S31。关于平行 次放大器204,晶体管M31(NMOS晶体管)在栅极接收同样输入信号 Sll，然后根据输入信号Sll产生放大信号S41。需要注意的是，本文档来自技高网...

【技术保护点】
一种放大器电路，用于放大输入信号以产生输出信号，包含：　堆栈式主放大器，包含：　第一放大器单元，其中，上述第一放大器单元包含输入节点，用于接收上述输入信号，并且上述第一放大器单元包含输出节点，用于输出处理上述输入信号之后产生的第 一放大信号；以及　第二放大器单元，其中，上述第二放大器单元的输入节点耦接至上述第一放大器单元的上述输出节点以接收上述第一放大信号，并且上述第二放大器单元具有输出节点，用于输出处理上述第一放大信号之后产生的第二放大信号，并且上述第一放大 器单元与上述第二放大器单元分享偏置电流；　平行次放大器，上述平行次放大器的输入节点耦接至上述第一放大器单元的上述输入节点，用于接收上述输入信号，且上述平行次放大器的输出节点用于输出处理上述输入信号之后产生的第三放大信号；以及　信 号合成器，耦接至上述第二放大器单元的上述输出节点与上述平行次放大器的上述输出节点，用于合成上述第二放大信号与上述第三放大信号以产生上述输出信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：赖玠玮，陈民，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]