用于改进扭结效应的金属栅极调制制造技术

在一些实施例中，本发明专利技术涉及集成芯片。该集成芯片具有布置在衬底内的隔离结构。该隔离结构具有限定一个或多个凹陷的内表面和限定暴露衬底的开口的侧壁，该一个或多个凹陷凹进至低于隔离结构的最上表面。源极区域设置在开口内。漏极区域设置在开口内并且沿着第一方向通过沟道区域与源极区域分隔开。栅极结构在沟道区域上方延伸。该栅极结构包括具有一种或多种材料的第一组成的第一栅电极区域和设置在一个或多个凹陷上方并且具有与一种或多种材料的第一组成不同的一种或多种材料的第二组成的第二栅电极区域。本发明专利技术的实施例还涉及用于改进扭结效应的金属栅极调制。

Metal gate modulation for improving kink effect

In some embodiments, the invention relates to an integrated chip. The integrated chip has an isolation structure arranged in the substrate. The isolation structure has a side wall that defines the inner surface of one or more depressions and the opening of the exposed substrate, and the one or more depressions are concave into the top surface below the isolation structure. The source area is set in the opening. The drain area is set in the opening and separated from the source area through the channel area along the first direction. The grid structure extends over the channel area. The gate structure includes a first gate electrode region having a first composition of one or more materials and a second gate electrode region having a second composition of one or more materials different from the first composition of one or more materials and located above one or more depressions. The embodiments of the present invention also relate to metal gate modulation for improving kink effect.

【技术实现步骤摘要】
用于改进扭结效应的金属栅极调制
本专利技术的实施例涉及用于改进扭结效应的金属栅极调制。
技术介绍
现代集成芯片包括形成在半导体衬底(例如，硅衬底)上的数百万或数十亿半导体器件。为了改进集成芯片的功能，半导体工业不断缩小半导体器件的尺寸，以提供具有小型、密集型器件的集成芯片。通过形成具有小型、密集型器件的集成芯片，增加了半导体器件的速度并且减小了半导体器件的功耗。
技术实现思路
本专利技术的实施例提供了一种集成芯片，包括：隔离结构，布置在衬底内并且具有限定一个或多个凹陷的内表面和限定开口的侧壁，所述一个或多个凹陷凹进至低于所述隔离结构的最上表面，所述开口暴露所述衬底；源极区域，设置在所述开口内；漏极区域，设置在所述开口内并且沿着第一方向通过沟道区域与所述源极区域分隔开；以及栅极结构，在所述沟道区域上方延伸，其中，所述栅极结构包括具有一种或多种材料的第一组成的第一栅电极区域和设置在所述一个或多个凹陷上方并且具有与所述一种或多种材料的第一组成不同的一种或多种材料的第二组成的第二栅电极区域。本专利技术的另一实施例提供了一种集成芯片，包括：隔离结构，包括位于衬底的沟槽内的一种或多种介电材料，其中，所述隔离结构的内表面限定一个或多个凹陷，所述一个或多个凹陷凹进至所述隔离结构的最上表面之下；源极区域，设置在所述衬底内；漏极区域，设置在所述衬底内并且沿着第一方向与所述源极区域分隔开；以及栅极结构，设置在所述衬底上方并且位于所述源极区域和所述漏极区域之间，其中，所述栅极结构包括：第一栅电极区域，通过栅极电介质与所述衬底分隔开并且具有第一功函数；第二栅电极区域，从所述一个或多个凹陷内延伸至所述隔离结构的最上表面上方以及所述栅极电介质上方，其中，所述第二栅电极区域具有与所述第一功函数不同的第二功函数。本专利技术的又一实施例提供了一种形成集成芯片的方法，包括：在衬底内的隔离结构上方沉积牺牲栅极材料，其中，所述隔离结构具有限定一个或多个凹陷的内表面，所述一个或多个凹陷凹进至低于所述隔离结构的最上表面；从所述一个或多个凹陷正上方去除所述牺牲栅极材料的第一部分以形成穿过所述牺牲栅极材料延伸的第一孔；在所述第一孔内沉积具有第一功函数的一种或多种材料的第一组成；去除所述一种或多种材料的第一组成的侧壁之间的所述牺牲栅极材料的第二部分；以及在所述一种或多种材料的第一组成的侧壁之间沉积一种或多种材料的第二组成，其中，所述一种或多种材料的第二组成具有与所述第一功函数不同的第二功函数。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1B示出了具有晶体管器件的集成芯片的一些实施例，该晶体管器件包括被配置为改进器件性能的栅极结构。图2A至图2B示出了对应于图1A至图1B的晶体管器件的示例性能带图的一些实施例。图2C示出了示出对应于图1A至图1B的晶体管器件的示例性绝对阈值电压的一些实施例的曲线图。图3A至图3C示出了具有晶体管器件的集成芯片的一些额外实施例，该晶体管器件包括被配置为改进器件性能的栅极结构。图4A至图4B示出了示出具有晶体管器件的集成芯片的一些可选实施例的顶视图，该晶体管器件包括被配置为改进器件性能的栅极结构。图5A至图5B示出了具有晶体管器件的集成芯片的一些额外实施例，该晶体管器件包括被配置为改进器件性能的栅极结构。图6A至图17示出了对应于形成具有晶体管器件的集成芯片的方法的一些实施例的截面图和顶视图，该晶体管器件包括被配置为改进器件性能的栅极结构。图18示出了形成具有晶体管器件的集成芯片的方法的一些实施例的流程图，该晶体管器件包括被配置为改进器件性能的栅极结构。图19A至图28示出了对应于形成具有晶体管器件的集成芯片的方法的一些可选实施例的截面图和顶视图，该晶体管器件包括被配置为改进器件性能的栅极结构。图29示出了形成具有晶体管器件的集成芯片的方法的一些可选实施例的流程图，该晶体管器件包括被配置为改进器件性能的栅极结构。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在集成芯片中，有源器件(例如，MOSFET器件、嵌入式存储器件等)通常布置在共享半导体衬底(例如，硅衬底)上。然而，半导体材料可以是导电的，从而使得漏电流可以在位于半导体衬底内的彼此非常靠近的有源器件之间传输。如果不适当地减轻这种漏电流，则相邻器件之间的串扰可能导致集成芯片故障。为了防止漏电流在相邻器件之间传输，许多现代集成芯片使用浅沟槽隔离(STI)结构。通常，通过在衬底上方形成垫氧化物，根据氮化物掩模层图案化垫氧化物，根据氮化物掩模层在衬底中蚀刻沟槽，用一种或多种介电材料(诸如二氧化硅或氮化硅)填充沟槽，以及从衬底上方去除过量的一种或多种介电材料来形成STI结构。STI形成工艺还可以使用湿蚀刻工艺来去除在STI结构的形成期间使用的氮化物掩模层和/或垫氧化物。在STI结构的形成期间，可能在STI结构的上表面内形成凹陷(例如，由于用于去除氮化物掩模层和/或垫氧化物的湿蚀刻工艺)。随后，晶体管器件的导电栅极材料可以填充STI结构内的凹陷，导致导电栅极材料具有尖锐的边缘。在晶体管器件的工作期间，尖锐的边缘可以增强由栅极结构产生的电场并且减小凹陷附近的器件的阈值电压，产生的问题称为扭结效应，该扭结效应由漏极电流与栅极电压关系中的双峰限定。扭结效应具有许多负面影响，诸如难以建模(例如，在SPICE曲线拟合和/或参数提取中)。此外，应该理解，在多个栅极介电工艺中(例如，在衬底的不同区域中形成不同栅极电介质的工艺中)使用的热工艺可以增强掺杂剂从衬底(例如，从阱区域)至STI结构的扩散，导致沿着晶体管器件的沟道区域的边缘的较低的掺杂剂浓度。较低的掺杂剂浓度进一步减小了沿着沟道区域的边缘的阈值电压，从而加剧了扭结效应。在一些实施例中，本专利技术涉及具有包括多个栅电极区域的栅极结构的晶体管器件和相关的形成方法，多个栅电极区域具有被配置为减小晶体管器件对扭结效应的敏感度的不同功函数。晶体管器件包括布置在衬底内的隔离结构。隔离结构具有限定一个或多个凹陷的内表面和限定暴露衬底的开口的侧壁，该一个或多个凹陷凹进至隔离结构的最上表面之下。源极区域设置在开口本文档来自技高网...

【技术保护点】
1.一种集成芯片，包括：隔离结构，布置在衬底内并且具有限定一个或多个凹陷的内表面和限定开口的侧壁，所述一个或多个凹陷凹进至低于所述隔离结构的最上表面，所述开口暴露所述衬底；源极区域，设置在所述开口内；漏极区域，设置在所述开口内并且沿着第一方向通过沟道区域与所述源极区域分隔开；以及栅极结构，在所述沟道区域上方延伸，其中，所述栅极结构包括具有一种或多种材料的第一组成的第一栅电极区域和设置在所述一个或多个凹陷上方并且具有与所述一种或多种材料的第一组成不同的一种或多种材料的第二组成的第二栅电极区域。

【技术特征摘要】
2017.11.15 US 62/586,346;2018.05.25 US 15/989,6481.一种集成芯片，包括：隔离结构，布置在衬底内并且具有限定一个或多个凹陷的内表面和限定开口的侧壁，所述一个或多个凹陷凹进至低于所述隔离结构的最上表面，所述开口暴露所述衬底；源极区域，设置在所述开口内；漏极区域，设置在所述开口内并且沿着第一方向通过沟道区域与所述源极区域分隔开；以及栅极结构，在所述沟道区域上方延伸，其中，所述栅极结构包括具有一种或多种材料的第一组成的第一栅电极区域和设置在所述一个或多个凹陷上方并且具有与所述一种或多种材料的第一组成不同的一种或多种材料的第二组成的第二栅电极区域。2.根据权利要求1所述的集成芯片，其中，所述一种或多种材料的第一组成包括n型栅极金属；以及其中，所述一种或多种材料的第二组成包括p型栅极金属。3.根据权利要求1所述的集成芯片，其中，所述一种或多种材料的第一组成具有第一功函数；并且其中，所述一种或多种材料的第二组成具有大于所述第一功函数的第二功函数。4.根据权利要求1所述的集成芯片，其中，所述第一栅电极区域连续地围绕所述第二栅电极区域。5.根据权利要求1所述的集成芯片，其中，所述第一栅电极区域沿着所述第一方向并且沿着垂直于所述第一方向的第二方向横向邻接所述第二栅电极区域。6.根据权利要求1所述的集成芯片，其中，所述第二栅电极区域在垂直于所述第一方向的第二方向上延伸超过所述沟道区域。7.根据权利要求6所述的集成芯片，其中，所述沟道区域在所述第一方向上...

【专利技术属性】
技术研发人员：林孟汉，邱德馨，吴伟成，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71