半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。所述方法能够降低形成接触孔的难度。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
MOS(金属-氧化物-半导体)晶体管是一种重要的半导体器件，MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧的半导体衬底中的源区和栅极结构另一侧的半导体衬底中的漏区。随着特征尺寸的进一步减小，相邻栅极结构之间的距离减小，使得在上述栅极结构之间的间隙中形成用以连接源区、漏区和上层金属线的接触孔的工艺变得较为困难，故引入了自对准接触孔的形成工艺。目前，较为常用的自对准接触孔的制备方法包括：在半导体衬底表面形成栅极结构；在栅极结构侧壁表面形成侧墙；在栅极结构顶部表面形成保护层；形成覆盖半导体衬底、保护层和侧墙的层间介质层；在层间介质层中形成贯穿层间介质层厚度的接触孔，所述接触孔位于相邻的栅极结构之间。然而，自对准接触孔的形成难度较大。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。为解决上述技术问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。可选的，所述电连接层的厚度为：20纳米～50纳米。可选的，所述电连接层的厚度与栅极结构的高度比值为：1:3～1:2。可选的，所述接触孔的深宽比为：3:1～8:1。可选的，所述介质层包括第一介质层以及位于第一介质层上的第二介质层；所述第一介质层、第二介质层、栅极结构和源漏掺杂区的形成步骤包括：在所述栅极区域基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成所述源漏掺杂区；在所述基底和源漏掺杂区上形成所述第一介质层，所述第一介质层覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在所述第一介质层和栅极结构上形成第二介质层。可选的，形成所述第一介质层之前，形成所述电连接层；所述基底包括鳍部，所述栅极结构横跨所述鳍部。可选的，所述电连接层的材料为金属时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始电连接膜；去除部分初始电连接膜，形成电连接膜，所述电连接膜的顶部表面低于伪栅结构的顶部表面；沿垂直于所述鳍部延伸方向上，去除源漏掺杂区之间的电连接膜，形成所述电连接层；所述金属包括：钨、铝或者铜。可选的，当所述电连接层包括掺杂层以及位于掺杂层上的金属硅化物层时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始掺杂材料层；去除部分初始掺杂材料层，形成初始掺杂膜，所述初始掺杂膜的顶部表面低于伪栅结构的顶部表面；去除垂直于所述鳍部延伸方向上源漏掺杂区之间基底上的初始掺杂膜，形成所述掺杂膜；对部分所述掺杂膜进行金属化处理，形成所述掺杂层和位于掺杂层上的金属硅化物层。可选的，所述掺杂层的材料为半导体材料；所述掺杂层的材料包括硅，所述掺杂层中具有掺杂离子。可选的，所述掺杂离子的浓度为：1.0e14atm/cm2～1e20atm/cm2。可选的，所述栅极结构包括：栅介质层和位于栅介质层上的栅极层；所述接触孔的形成步骤还包括：去除栅极结构上的介质层，直至暴露出栅极层。可选的，形成所述接触孔之后，所述形成方法还包括：在所述接触孔内的电连接层上形成插塞。本专利技术还提供一种半导体结构，包括：基底，所述基底包括栅极区域；位于所述栅极区域基底上的栅极结构，所述栅极结构之间的基底内具有源漏掺杂区；位于所述源漏掺杂区上的电连接层；位于基底和电连接层上的介质层，所述介质层内具有接触孔，所述接触孔底部暴露出电连接层的顶部表面，且所述接触孔的侧壁暴露出栅极结构。可选的，所述电连接层的厚度为：20纳米～50纳米。可选的，所述电连接层的厚度与栅极结构的高度比值为：1:3～1:2。可选的，所述接触孔的深宽比为：3:1～8:1。可选的，所述电连接层的材料为金属时，所述电连接层的材料包括：钨、铝或者铜。可选的，所述电连接层包括掺杂层以及位于掺杂层上的金属硅化物层；所述掺杂层的材料为半导体材料；所述掺杂层的材料包括硅，所述掺杂层中具有掺杂离子；所述金属硅化物层的材料包括：钛硅化合物或者镍硅化合物。可选的，所述掺杂离子的浓度为：1.0e14atm/cm2～1e20atm/cm2。可选的，所述半导体结构还包括：位于接触孔内的插塞。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术技术方案提供的半导体结构的形成方法中，形成所述介质层之前，形成电连接层，所述电连接层用于实现源漏掺杂区与后续形成插塞之间的电连接。由于所述电连接层位于源漏掺杂区上，因此，位于所述源漏掺杂区两侧栅极结构之间的沟槽的深宽比较小，使得刻蚀气体能够抵达沟槽底部的量较多，则在沟槽底部堆积的副产物较少，使得所形成接触孔的底部较容易被打开。后续在接触孔内形成插塞，使得插塞与源漏掺杂区能够实现电连接，有利于提高半导体器件的性能。附图说明图1至图3是一种半导体结构的形成方法各步骤的结构示意图；图4至图32是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图。具体实施方式正如
技术介绍
所述，所述自对准接触孔的形成难度较大。图1至图3是一种半导体结构的形成方法各步骤的结构示意图。请参考图1，提供基底100，所述基底100包括栅极区域A；在所述栅极区域A基底100上形成伪栅结构(图中未示出)；在所述伪栅结构之间的基底100内形成源漏掺杂区102；在所述基底100和源漏掺杂区102上形成第一介质层103，所述第一介质层103覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层103内形成伪栅开口(图中未示出)；在所述伪栅开口内形成栅极结构101；在所述第一介质层103和栅极结构101上形成第二介质层104。请参考图2，在所述第二介质层104上形成光刻胶105，所述光刻胶105内具有掩膜开口(图中未标出)，所述掩膜开口位于源漏掺杂区102上，且所述掩膜开口沿平行于基底100表面方向上的尺寸大于相邻栅极结构101之间的间距。请参考图3，以所述光刻胶105为掩膜，刻蚀所述第一介质层103和第二介质层104，直至暴露出源漏掺杂区102的顶部表面，在所述第一介质层103和第二介质层104内形成接触孔106，所述接触孔106暴露出栅极结构101的侧壁；形成所述接触孔106之后，去除光刻胶105。上述方法中，随着半导体器件集成度的不断提高，相邻栅极结构101之间的间距不断减小，使得相邻栅极结构101之间所构成的沟槽的深宽比越来越大。所述沟槽的深宽比的越来越大，使得形成接触孔106越来越困难。具体的，以所述光刻胶105为掩膜，刻蚀所述第一介质层103和第二介质层104的工艺包括：干法刻蚀工艺，所述干法刻蚀工艺中的刻蚀气体包括碳氟气体和氧气。所述碳氟气体在所述干法刻蚀工艺过程中极易产生聚合物，而氧气能够消耗本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括栅极区域，所述栅极区域之间的基底内具有源漏掺杂区；在所述源漏掺杂区上形成电连接层；在所述基底上形成栅极结构和介质层，所述栅极结构位于栅极区域基底上，所述介质层覆盖电连接层以及被暴露出的部分栅极结构；去除所述源漏掺杂区上的介质层，直至暴露出电连接层，形成接触孔，所述接触孔的侧壁暴露出栅极结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述电连接层的厚度为：20纳米～50纳米。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述电连接层的厚度与栅极结构的高度比值为：1:3～1:2。4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述接触孔的深宽比为：3:1～8:1。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层包括第一介质层以及位于第一介质层上的第二介质层；所述第一介质层、第二介质层、栅极结构和源漏掺杂区的形成步骤包括：在所述栅极区域基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成所述源漏掺杂区；在所述基底和源漏掺杂区上形成所述第一介质层，所述第一介质层覆盖伪栅结构的侧壁，且暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述第一介质层内形成伪栅开口；在所述伪栅开口内形成栅极结构；在所述第一介质层和栅极结构上形成第二介质层。6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一介质层之前，形成所述电连接层；所述基底包括鳍部，所述栅极结构横跨所述鳍部。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述电连接层的材料为金属时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始电连接膜；去除部分初始电连接膜，形成电连接膜，所述电连接膜的顶部表面低于伪栅结构的顶部表面；去除垂直于所述鳍部延伸方向上源漏掺杂区之间基底上的电连接膜，形成所述电连接层；所述金属包括：钨、铝或者铜。8.如权利要求6所述的半导体结构的形成方法，其特征在于，当所述电连接层包括掺杂层以及位于掺杂层上的金属硅化物层时，所述电连接层的形成步骤包括：在所述基底和源漏掺杂区上、以及伪栅结构的侧壁和顶部表面形成初始掺杂材料层；去除部分初始掺杂材料层，形成初始掺杂膜，所述...

【专利技术属性】
技术研发人员：张冬平，张城龙，王智东，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31