一种用于多路低速外设集成的桥接装置制造方法及图纸

本发明专利技术属于属于数字电路前端设计技术领域，具体涉及一种应用于在处理器外围扩展低速外部设备的用于多路低速外设集成的桥接装置。本发明专利技术可以确保由较高速处理器外部扩展接口向低速外部设备进行稳定可靠的数据传递。与使用分立器件搭建的方案相比，本发明专利技术能够极大地缩减电路板面积，达到降低成本的目的，同时也为逻辑调试和使用提供便利。本发明专利技术在应用过程中能够方便地提供用户扩展设置，方便根据实际使用情况增加或者减少逻辑使用资源量，具有良好的适应性。此外，本发明专利技术中的可扩展外设单元还可级联使用，构造二级地址映射关系，对于地址空间较少的设计也有较强的适应性。在带宽和FPGA资源允许的情况下，可提供一个处理器外设接口与任意多路低速外设设备之间实现跨时钟域同步处理。

A Bridge Device for Multi-channel Low Speed Peripheral Integration

The invention belongs to the technical field of front-end design of digital circuits, and in particular relates to a bridge device for multi-channel low-speed peripheral integration, which is applied to extend low-speed peripheral devices on the peripheral of processors. The invention can ensure stable and reliable data transmission from the external expansion interface of a high-speed processor to a low-speed external device. Compared with the scheme constructed by using discrete devices, the invention can greatly reduce the area of the circuit board, achieve the purpose of reducing the cost, and also provide convenience for logical debugging and use. The invention can conveniently provide user expansion settings in the application process, conveniently increase or reduce the amount of logical use resources according to the actual use situation, and has good adaptability. In addition, the expandable peripheral units in the invention can also be cascaded to construct a secondary address mapping relationship, and have strong adaptability to the design with less address space. In the case of bandwidth and resources of the FPGA, a processor peripheral interface can be provided to achieve cross-clock synchronization between any multi-channel low-speed peripheral devices.

【技术实现步骤摘要】
一种用于多路低速外设集成的桥接装置
本专利技术属于数字电路前端设计
，具体涉及一种应用于在处理器外围扩展低速外部设备的用于多路低速外设集成的桥接装置。
技术介绍
在工业控制领域，串口和CAN等低速通信接口是常用的命令和数据传递途径。在一个整机系统中，通常会出现多路串口和CAN集成在一个主机节点或者中继节点上。这些控制系统通常使用在嵌入式领域，使用线卡的方式安装在机箱中。线卡尺寸较小，使用传统的串口控制芯片和CAN接口控制芯片实现时，会出现板卡面积不足的情况。通过在处理器外围集成单片容量适宜的FPGA芯片，将多路串口逻辑和CAN控制逻辑以及桥接逻辑集成到FPGA芯片中，能够极大缩小串口和CAN线卡的面积。通常，处理器的外部扩展接口与外部低速设备之间的时钟频率都不相同，而且处理器外部扩展接口的速率一般高于外部设备接口，约为外部设备接口逻辑工作速率的2～3倍。此时，多路串口逻辑与外部低速设备之间存在跨时钟域的情况，如果不能使用合适的桥接结构，会导致逻辑资源占用较大，或者同步失败引起功能错误。
技术实现思路
(一)要解决的技术问题本专利技术提出一种用于多路低速外设集成的桥接装置，以解决进行多路串口逻辑与外部低速设备之间跨时钟域行为的同步问题。(二)技术方案为了解决上述技术问题，本专利技术提出一种用于多路低速外设集成的桥接装置，该桥接装置包括同步桥接单元和可扩展外设接口单元；其中，同步桥接单元为双向接口单元，一侧接口实现与处理器外部扩展接口之间的连接，另一侧接口实现与可扩展外设接口单元之间的连接；访问外部设备的请求由处理器发出，同步桥接单元快速时钟域一侧接收访问请求，并将请求同步至慢速时钟域一侧；同步桥接单元内部不同时钟域两侧的信号通过请求、采样、反馈握手的方式，实现从高速接口向低速接口传输数据和控制信号的跨时钟域同步功能；可扩展外设接口单元为双向接口单元，一侧接口实现与同步桥接单元之间的连接，另一侧实现与多路低速外设设备的连接。进一步地，同步桥接单元与可扩展外设接口单元之间的地址、数据总线采用32位宽度分立方式实现，数据输入与数据输出采用分立方式实现。进一步地，同步桥接单元与可扩展外设接口单元之间具备流控反压信号，流控反压信号用于向处理器侧反馈当前外设的数据处理状况，在输入发送数据的必要时刻，控制处理器的发送行为，保证低速外设的缓冲区不会被处理器的频繁发送请求充满，导致溢出。进一步地，同步桥接单元与处理器外部扩展接口连接一侧使用扩展的外设接口时钟进行工作，外设接口时钟的工作频率应为处理器外部扩展接口时钟频率的1/2或1/3。进一步地，可扩展外设接口单元通过宏定义参数方式完成配置，最多连接232个外部扩展低速设备。进一步地，可扩展外设接口单元具备寄存器阵列，用于收集和存放外部扩展低速设备的中断状态，并将该中断上报处理器。(三)有益效果本专利技术提出的用于多路低速外设集成的桥接装置，可以确保由较高速处理器外部扩展接口向低速外部设备进行稳定可靠的数据传递。与使用分立器件搭建的方案相比，本专利技术能够极大地缩减电路板面积，达到降低成本的目的，同时也为逻辑调试和使用提供便利。本专利技术在应用过程中能够方便地提供用户扩展设置，方便根据实际使用情况增加或者减少逻辑使用资源量，具有良好的适应性。此外，本专利技术中的可扩展外设单元还可级联使用，构造二级地址映射关系，对于地址空间较少的设计也有较强的适应性。在带宽和FPGA资源允许的情况下，可提供一个处理器外设接口与任意多路低速外设设备之间实现跨时钟域同步处理。附图说明图1为本专利技术实施例桥接装置架构示意图；图2为本专利技术实施例桥接装置连接细节示意图。具体实施方式为使本专利技术的目的、内容和优点更加清楚，下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。本实施例提出一种集成六路串口和四路CAN控制器的用于多路低速外设集成的桥接装置，其架构如图1所示。该桥接装置包括同步桥接单元和可扩展外设接口单元。其中，同步桥接单元为双向接口单元，一侧接口实现与处理器外部扩展接口之间的连接；另一侧接口实现与可扩展外设接口之间的连接。处理器可使用同步扩展方式，使用100MHz以内的任意时钟与同步桥接单元实现互联。访问外部设备的请求由处理器发出，同步桥接单元快速时钟域一侧接收访问请求，并将请求同步至慢速时钟域一侧。对于慢速时钟域一侧，还划分为多种时钟分布的情况，可以使用同步桥接单元做二级划分。同步桥接单元与可扩展外设接口单元之间的连接细节，如图2所示。其中，同步桥接单元接口具备高带宽和流量可控的特点。地址、数据总线采用32位宽度分立方式实现，数据输入与数据输出采用分立方式实现，并行32位双向数据通道保证了工作带宽的最大化。接口具备流控反压信号，可向处理器侧反馈当前外设的数据处理状况，在输入发送数据的必要时刻，提供流控反压信号，控制处理器的发送行为，确保外设工作过程的可靠性，保证低速外设的缓冲区不会被处理器的频繁发送请求充满，导致溢出。同步桥接单元的另一侧使用扩展的外设接口时钟进行工作，本实施例指定外设接口时钟的工作频率应当为处理器外部扩展接口时钟频率的1/2或1/3左右，相位无特殊要求。通过同步桥接单元内部，不同时钟域两侧的信号通过请求、采样、反馈握手的方式实现跨时钟域信号的同步处理，在本专利技术描述的示例中，应当实现的是从高速接口向低速接口传输数据和控制信号的跨时钟域同步功能。从架构角度看，可扩展外设接口单元也为双向接口单元，一侧接口实现与同步桥接单元之间的连接，另一侧实现与多路低速外设设备的连接。可扩展外设接口部分通过宏定义参数方式完成配置，在处理器外设扩展地址允许的情况下，可最多连接232个低速外设设备。通过宏定义开关配置的本专利技术可扩展外设接口单元，可定义32位地址中的任意位置作为外设单元片选地址段的起点，可指定32位地址宽度中的任意宽度做为译码宽度。此外，可扩展外设接口单元还具备寄存器阵列，可供收集和存放外部扩展低速设备的中断状态，并将该中断上报处理器。处理器可通过寄存器访问方式，查询上报中断的具体寄存器编号，并采取相应的处理动作。以上所述仅是本专利技术的优选实施方式，应当指出，对于本
的普通技术人员来说，在不脱离本专利技术技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种用于多路低速外设集成的桥接装置，其特征在于，所述桥接装置包括同步桥接单元和可扩展外设接口单元；其中，所述同步桥接单元为双向接口单元，一侧接口实现与处理器外部扩展接口之间的连接，另一侧接口实现与所述可扩展外设接口单元之间的连接；访问外部设备的请求由处理器发出，所述同步桥接单元快速时钟域一侧接收访问请求，并将请求同步至慢速时钟域一侧；所述同步桥接单元内部不同时钟域两侧的信号通过请求、采样、反馈握手的方式，实现从高速接口向低速接口传输数据和控制信号的跨时钟域同步功能；所述可扩展外设接口单元为双向接口单元，一侧接口实现与所述同步桥接单元之间的连接，另一侧实现与多路低速外设设备的连接。

【技术特征摘要】
1.一种用于多路低速外设集成的桥接装置，其特征在于，所述桥接装置包括同步桥接单元和可扩展外设接口单元；其中，所述同步桥接单元为双向接口单元，一侧接口实现与处理器外部扩展接口之间的连接，另一侧接口实现与所述可扩展外设接口单元之间的连接；访问外部设备的请求由处理器发出，所述同步桥接单元快速时钟域一侧接收访问请求，并将请求同步至慢速时钟域一侧；所述同步桥接单元内部不同时钟域两侧的信号通过请求、采样、反馈握手的方式，实现从高速接口向低速接口传输数据和控制信号的跨时钟域同步功能；所述可扩展外设接口单元为双向接口单元，一侧接口实现与所述同步桥接单元之间的连接，另一侧实现与多路低速外设设备的连接。2.如权利要求1所述的桥接装置，其特征在于，所述同步桥接单元与所述可扩展外设接口单元之间的地址、数据总线采用32位宽度分立方式实现，数据输入与数据输出采用分立方式...

【专利技术属性】
技术研发人员：鲁毅，付彦淇，赵斌，王旭，何全，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：天津,12