【技术实现步骤摘要】
本申请一般涉及集成电路，尤其涉及一种数据一致性处理单元及功能芯片。
技术介绍
1、在大型集成电路中一般会集成有多个受处理器控制的功能模块，其控制机制一般为：处理器发送特定指令至相应功能模块，并将相应数据发送至存储器中，该功能模块根据该指令，在存储器的相应位置读取该数据，以完成相应动作。为了提升芯片访存性能，往往会将高速缓存作为处理器和存储器之间的数据交换空间。处理器将数据快速输出至高速缓存，再由高速缓存相对缓慢的输出至存储器中。这样，当处理器需要访问存储器中的数据时，只需检查高速缓存中是否已经缓存了数据，如果有对应数据，就可以直接读取，避免了从存储器中读取数据的时间延迟，从而提高系统的响应速度和运行效率。同时，减少处理器和存储器之间的数据传输，还能降低芯片的整体能耗。但是，由于高速缓存在将由处理器输出的数据更新到存储器时需要相对较长时间。因此功能模块在根据处理器相应指令从存储器中调用数据时，可能无法获取到已更新完成的数据，此时功能模块在获取上述未更新完成的数据之后，执行的动作将于处理器的控制意图不一致。因此如何使具有高速缓存的芯片的各功能模块根据处理器指令所调用的数据与处理器的控制意图保持一致已成为本领域亟待解决的问题。
技术实现思路
1、鉴于现有技术中的上述缺陷或不足，期望提供一种可以使各功能模块根据处理器指令所调用的数据与处理器的控制意图保持一致的数据一致性处理单元。
2、具体技术方案如下：
3、第一方面
4、本申请提供一种数据一致性处理单元
5、数据处理单元，所述数据处理单元分别连接于高速缓存、各功能模块和存储器，用于将动作指令发送至相应的所述功能模块，并用于将动作执行数据发送至所述存储器，所述动作指令和所述动作执行数据均由处理器生成，并经高速缓存发送至所述数据处理单元，所述功能模块可根据所述动作执行数据执行相应动作；
6、地址处理单元，所述地址处理单元分别连接于高速缓存、各功能模块和所述数据处理单元，用于根据所述功能模块对相应动作执行数据的读取请求，探查所述高速缓存中的数据与所述存储器相应地址下的数据是否一致，
7、当不一致时，在所述数据处理单元将所述高速缓存中的数据完全读取后，控制所述数据处理单元将完全读取的所述数据发送至所述功能模块；
8、当一致时，通过所述数据处理单元控制所述存储器将相应的数据发送至所述功能模块。
9、作为本申请的进一步限定，所述地址处理单元包括：
10、模块请求仲裁单元，所述模块请求仲裁单元用于判断由多个所述功能模块同时发出的所述读取请求的优先级，并根据优先级最高的所述读取请求，向所述高速缓存发送探查请求；
11、总线请求仲裁单元，所述总线请求仲裁单元用于交替授权所述处理器对所述存储器的写入请求和所述功能模块对所述存储器的读取请求；
12、请求队列管理单元，所述请求队列管理单元用于接收所述高速缓存返回的探查结果，并对所述高速缓存中的数据与所述存储器相应地址下的数据是否一致做出判断。
13、作为本申请的进一步限定，所述数据处理单元包括：
14、数据选通单元，所述数据选通单元用于获取所述高速缓存输出的动作执行数据，并用于根据所述总线请求仲裁单元对所述写入请求和所述读取请求的交替授权结果，向所述存储器写入所述动作执行数据，或将所述动作执行数据发送至相应的所述功能模块，或控制所述存储器将所述动作执行数据发送至相应的所述功能模块；
15、数据发送单元，所述数据发送单元用于接收所述数据选通单元发送的所述动作执行数据，并将其发送至所述存储器或所述功能模块，并用于接收所述数据选通单元发送的控制指令，用于控制所述存储器将所述动作执行数据发送至相应的所述功能模块。
16、作为本申请的进一步限定，还包括：
17、处理器接口单元，所述处理器接口单元连接于所述高速缓存、所述地址处理单元和所述数据处理单元之间，用于实现上述三者之间的数据交互；
18、片上总线接口单元，所述片上总线接口单元连接于所述地址处理单元、所述数据处理单元、各所述功能模块和所述存储器之间，用于实现上述四者之间的数据交互。
19、作为本申请的进一步限定，所述片上总线接口单元采用axi或ahb标准化总线。
20、第二方面
21、本申请提供一种功能芯片包括如上所述的数据一致性处理单元，还包括：处理器、高速缓存、各功能模块和存储器。
22、本申请有益效果在于：
23、在本方案中，当处理器需要控制功能模块进行相应动作时，处理器将该动作指令通过高速缓存、处理器接口单元、数据处理单元和片上总线接口单元发送至相应的功能模块，并将相应用于动作执行的数据通过高速缓存、处理器接口单元、数据处理单元和片上总线接口单元发送至存储器，当需执行动作的功能模块根据上述动作指令需要获取上述动作执行数据时，其会向数据一致性处理单元发送第一数据获取请求，该请求通过片上总线接口单元传输至地址处理单元，地址处理单元根据第一数据获取请求，通过处理器接口单元向高速缓存发送探查请求，用于探查高速缓存中的数据是否为更新过的数据，当其为更新过的数据，说明存储器中的数据为未被更新的旧数据。此时，地址处理单元向数据处理单元发送第二数据获取请求，数据处理单元根据第二数据获取请求对由高速缓存中发送过来的动作执行数据进行判断，以确定其是否被完全发送过来。当判断动作执行数据已被完全发送至数据处理单元后，数据处理单元根据第二数据获取请求将动作执行数据通过片上总线接口单元发送至该功能模块，用于执行相应动作。而当经过探查高速缓存中的数据为未更新过的数据时，说明高速缓已将动作执行数据完全写入至存储器中，此时地址处理单元向数据处理单元发送第三数据获取请求，数据处理单元根据第三数据获取请求，并通过片上总线接口单元向存储器发送第四数据获取请求，存储器根据第四数据获取请求将相应的动作执行数据通过片上总线接口单元发送至该功能模块，使其执行相应的动作。相对于现有技术，本方案可以使功能模块最终根据上述动作执行数据，执行相应动作，并与处理器的控制意图一致。
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1.一种数据一致性处理单元，其特征在于，包括：
2.根据权利要求1所述的数据一致性处理单元，其特征在于，所述地址处理单元包括：
3.根据权利要求1所述的数据一致性处理单元，其特征在于，所述数据处理单元包括：
4.根据权利要求1所述的数据一致性处理单元，其特征在于，还包括：
5.根据权利要求4所述的数据一致性处理单元，其特征在于，所述片上总线接口单元采用AXI或AHB标准化总线。
6.一种功能芯片包括如权利要求1-5中任意一项所述的数据一致性处理单元，其特征在于，还包括：处理器、高速缓存、各功能模块和存储器。
【技术特征摘要】
1.一种数据一致性处理单元，其特征在于，包括：
2.根据权利要求1所述的数据一致性处理单元，其特征在于，所述地址处理单元包括：
3.根据权利要求1所述的数据一致性处理单元，其特征在于，所述数据处理单元包括：
4.根据权利要求1所述的数据一致性处理单元...
【专利技术属性】
技术研发人员：周津，丁国辉，朱天成，王晓璐，仇旭东，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：
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