具有改进的布局的集成电路器件制造技术

一种集成电路器件包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在器件层之上并且耦合到器件层；以及第二金属互连层，设置在第一金属互连层之上并且通过第一通孔层耦合到第一金属互连层。第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且预定的金属线节距与预定的器件节距的比率小于1。本发明专利技术的实施例还涉及具有改进的布局的集成电路器件。

Integrated Circuit Devices with Improved Layout

An integrated circuit device includes: a device layer having devices spaced according to a predetermined device pitch; a first metal interconnection layer, which is arranged above the device layer and coupled to the device layer; and a second metal interconnection layer, which is arranged above the first metal interconnection layer and coupled to the first metal interconnection layer through the first through-hole layer. The second metal interconnection layer has metal wires spaced according to a predetermined metal wire pitch, and the ratio of the predetermined metal wire pitch to the predetermined device pitch is less than 1. The embodiments of the present invention also relate to integrated circuit devices with improved layout.

【技术实现步骤摘要】
具有改进的布局的集成电路器件
本专利技术的实施例涉及具有改进的布局的集成电路器件。
技术介绍
在先进的集成电路节点中，至晶体管和其他有源器件的连接销(诸如输入/输出(I/O)连接销)的形状限于矩形。多晶硅线和连接销也需要位于预定轨道上。典型的方法是将所有连接销定位在金属-I(M1)互连层上，并设置M1轨道的节距以匹配器件层处的多晶硅线的节距。也就是说，M1轨道节距与多晶硅线节距的比率为一比一(1:1)。该方法扩大了M1节距，即，以匹配多晶硅线的节距，并且还减少了M1互连层中可用的布线资源量。这种方法还限制了直接在M1互连层中形成的电源线下定位器件单元的能力，因为电源线和所有连接销都位于M1层中。
技术实现思路
本专利技术的实施例提供了一种集成电路器件，包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在所述器件层之上并且耦合到所述器件层；以及第二金属互连层，设置在所述第一金属互连层之上，并且通过第一通孔层耦合到所述第一金属互连层，其中，所述第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，所述预定的金属线节距与预定的器件节距的比率小于1。本专利技术的另一实施例提供了一种集成电路器件，包括：根据第一单元布局在第一位置处制造的器件的第一实例；以及根据第二单元布局在第二位置处制造的所述器件的第二实例；其中，单元布局包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，其中，单元布局中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1，并且其中，所述第一单元布局和所述第二单元布局在所述第二金属互连层中的至少一条金属线相对于单元布局中的共同部件的相对位置方面不同。本专利技术的又一实施例提供了一种制造集成电路器件的方法，包括：从器件的多个单元中选择集成电路设计中的第一位点，所述单元具有不同的单元布局；为所述第一位点选择所述器件的一个单元；在选择所述一个单元后准备布线布局；存储所述布线布局；以及使用所存储的布局制造所述集成电路器件，其中每个所述单元包括：器件层；设置在所述器件层之上并且耦合到所述器件层的第一金属互连层；以及设置在所述第一金属互连层之上并且通过第一通孔层耦合到所述第一金属互连层的第二金属互连层，并且其中，所述单元中的所述第二金属互连层中的预定的金属线节距与所述器件层中的预定的多晶硅线节距的比率小于1。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出根据一些实施例的用于集成电路器件的器件单元的M1和M0层的布局图。图2是根据一些实施例的器件单元的一部分的截面图，其中M1线节距与多晶硅线节距的比率设置为2:3。图3示出了根据一些实施例的用于设计用于销接入优化的VIA0外壳的单元布局的部件。图4A和图4B示出了根据一些实施例的位于集成电路设计中的多个单元位点处的单元。图5示出了根据一些实施例的用于相同器件单元的不同单元布局的M1线的可选位置。图6示出了根据一些实施例的相同器件单元的不同单元布局的使用。图7示出了根据一些实施例的相同器件单元的不同单元布局中的M1线的不同位置。图8是说明根据一些实施例的制造集成电路器件的方法的流程图。图9是示出根据一些实施例的计算机系统的框图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。本公开提供了集成电路结构的各种实施例及其制造和设计方法。在实施例中，集成电路结构设计增加M1布线资源并最大化连接销接入点。在某些实施例中，当使用改进的设计时，在设计过程中利用多个器件单元布局，以确保当器件单元位于单元位点时M1线连接销落在M1线轨道上。在某些实施例中，M1节距与多晶硅线节距的比率减小至小于1:1的比率。在实施例中，M1节距与多晶硅线节距的比率是2:3，3:5，1:2或一些其他比率X:Y，其中X是小于整数Y的整数。在某些实施例中，选择比率，然后根据所选择的比例设计VIA0外壳，特别是为了最大化销接入点的数量，诸如VIA0销外壳。在某些实施例中，可以使用多个单元库来确保所有M1线和多晶硅线在它们各自的轨道上。在某些实施例中，M0层用于销接入，其消耗M0布线资源并释放M1布线资源。这允许将单元容易地布置在M1电源带下。图1示出了用于集成电路器件的器件单元的M1和M0层的布局图。图1示出了单个单元12。在单元12中，从左到右延伸的布线资源在M0层中，从下到上延伸的布线资源在M1层中。更具体地，单元的连接销形成在M0层中。例如，连接销可以是输入销。内部导线16a和16b也形成在M0层中，其中一条(导线16a)示出为位于在M1层中形成的电源带线18的下面。导线16a通过导电通孔连接到电源带18。在某些实施例中，M1资源(诸如M1输出销20)通过M0输出销22连接有源器件，诸如CMOS单元的NMOS和PMOS晶体管。共同地，可以考虑MO输出销22和M1输出销20，并且输出销。图2是单元的一部分的截面图，并且示出了M1节距与多晶硅节距的比率为2:3的实施例。如图2所示，在衬底50上形成一对晶体管器件。晶体管器件具有多晶硅栅极52、漏极区54和源极区56。形成栅极52的多晶硅线的节距在图2中标记为“A”。至少一个接入销58形成在M0层中，并通过在M0层和多晶硅层之间形成的接触件60(例如，钨(W)接触件)连接到多晶硅层。应当理解，在实施例中，单元将具有在M0层中形成的附加销，附加销通过相应的导电通孔或接触件连接到下面的器件(例如，栅极、源极区和漏极区)。M1线62形成在M1层中并通过形成在它们之间的导电通孔64连接到M0销。该通孔64的层称为Via0层。M1线的节距在图2中标记为“B”。可以看出，M1线62的节距小于多晶硅线52的节距。在所示的实例中，M1节距是多晶硅线节距的三分之二。M0层用于销接入。这种布置(其中M0层用于销接入并且M1与多晶硅线节距的比率小于一比一)和一对一的M1线节距与多晶硅线节距布置相比，增加了M1布线资源。应当理解，针对在单元中反映的本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在所述器件层之上并且耦合到所述器件层；以及第二金属互连层，设置在所述第一金属互连层之上，并且通过第一通孔层耦合到所述第一金属互连层，其中，所述第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，所述预定的金属线节距与预定的器件节距的比率小于1。

【技术特征摘要】
2017.07.28 US 62/538,312;2018.07.25 US 16/045,0581.一种集成电路器件，包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在所述器件层之上并且耦合到所述器件层；以及第二金属互连层，设置在所述第一金属互连层之上，并且通过第一通孔层耦合到所述第一金属互连层，其中，所述第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且其中，所述预定的金属线节距与预定的器件节距的比率小于1。2.根据权利要求1所述的集成电路器件，其中，所述比率是X:Y，其中X和Y是整数值。3.根据权利要求2所述的集成电路器件，其中，X是2并且Y是3。4.根据权利要求2所述的集成电路器件，其中，X是3并且Y是5。5.根据权利要求1所述的集成电路器件，其中，所述预定的器件节距是多晶硅线节距。6.根据权利要求1所述的集成电路器件，其中，所述集成电路器件包括对应于单元的器件，并且所述单元包括所述第一金属互连层中的至少一个单元连接销和所述第二金属互连层中的至少一个单元连接销。7.根据权利要求6所述的集成电路器件，还包括形成在所述第二金属互连层中的电源带，其中，所述单元位于所述电源带下方。8.根据权利要求6所述的集成电路器件，其中，所述单元符合等式M0_Enc≤(Max_M0_长度-Max_M1_节距_长度-VIA0_宽度)/2，其中：Max_M0_长度表示所述单元中的所述第一金属互连层中的线的最大可能长度；Max_M1_节距_长度表...

【专利技术属性】
技术研发人员：张丰愿，陈俊臣，黄博祥，鲁立忠，林仲德，高章瑞，陈胜雄，刘钦洲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71