存储器装置制造方法及图纸

本发明专利技术公开了一种存储器装置包括一半导体基底，具有由一装置隔离结构所定义出的至少一主动区。存储器装置更包括二个相邻的埋入式字元线，设置于主动区的半导体基底内。存储器装置更包括一沟槽隔离结构，设置于该等埋入式字元线之间的该半导体基底内。

【技术实现步骤摘要】
存储器装置
本专利技术是关于一种半导体技术，且特别是关于一种可防止行干扰(rowhammer)效应的存储器装置。
技术介绍
半导体存储器装置包括存储单元来储存数据值。这些存储器单元通常排列成由多个行及多个列所构成的矩阵。而动态随机存取存储器(dynamicrandomaccessmemory,DRAM)装置为半导体存储器装置的其中一种范例。随着半导体技术的提升，动态随机存取存储器装置中存储器单元的尺寸缩小而增加存储器单元的密度(或集积度(integrationdegree))。增加存储器单元的密度可增加动态随机存取存储器装置的储存容量。然而，当存储器单元的密度增加，二个相邻字元线之间的距离变窄而增加相邻字元线之间的耦合效应。举例来说，当存储器矩阵中一行字元线重复启动(activated)及更新(refreshed)时，会不断产生噪声或干扰于与其相邻的一行字元线(称为受害者(victim))，而造成位于受害字元线的存储器单元的数据无法读取(datacorruption)。上述重复启动及更新字元线通常称作行干扰效应。因此，有必要寻求一种新颖的存储器装置及其制造方法，其能够解决或改善上述的问题。
技术实现思路
根据一些实施例，本专利技术提供一种存储器装置，包括：一半导体基底，具有由一装置隔离结构所定义出的至少一主动区；二个相邻的埋入式字元线，设置于主动区的半导体基底内；以及一沟槽隔离结构，设置于埋入式字元线之间的半导体基底内。根据一些实施例，本专利技术提供一种存储器装置之制造方法。上述方法包括在一半导体基底上形成一第一罩幕图案层，其中半导体基底具有由一装置隔离结构所定义出的至少一主动区；藉由第一罩幕图案层作为蚀刻罩幕来蚀刻半导体基底，以在主动区的半导体基底内形成二个相邻的第一沟槽；在第一沟槽内形成二个相邻的埋入式字元线；在第一罩幕图案层上形成一绝缘盖层，其中绝缘盖层填入位于埋入式字元线上方的第一沟槽内；图案化绝缘盖层、第一罩幕图案层及半导体基底，以在埋入式字元线之间的半导体基底内形成一第二沟槽，且在第二沟槽上方的绝缘盖层内形成一第三沟槽，其中第三沟槽的宽度大于第二沟槽的宽度；以及在第二沟槽内填入一绝缘材料，以形成一沟槽隔离结构。附图说明图1A至图1I绘示出根据本专利技术一些实施例的存储器装置的中间制造阶段剖面示意图。10存储器装置W2、W3宽度100半导体基底102装置隔离结构104第一沟槽110绝缘衬层112导电层115埋入式字元线120第一罩幕图案层122绝缘盖层123硬式罩幕层124第二罩幕图案层126、132开口126’凹口130光阻图案层140绝缘层142绝缘间隙壁150第二沟槽152第三沟槽154绝缘材料154a沟槽隔离结构160位元线接触电极具体实施方式以下说明本专利技术实施例的制作与使用。然而，可轻易了解本专利技术实施例提供许多合适的专利技术概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本专利技术，并非用以局限本专利技术的范围。再者，在本专利技术实施例之图式及说明内容中系使用相同的标号来表示相同或相似的部件。请参照图1I，其绘示出根据本专利技术一些实施例之存储器装置10的剖面示意图。在本实施例中，存储器装置10包括一半导体基底100。半导体基底100可为块材硅基底。另外，半导体基底100可包括元素半导体、化合物半导体、或其组合。半导体基底100也可包括绝缘层覆硅(silicon-on-insulator,SOI)基底。在本实施例中，半导体基底100具有由一装置隔离结构102所定义出的至少一主动区(activearea)，使相邻的装置(例如，存储器单元)彼此电性隔离。在一些实施例中，装置隔离结构102包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。在一些实施例，藉由使用隔离技术(例如，半导体局部氧化(LOCOS)、沟槽隔离等)来形成装置隔离结构102。举例来说，装置隔离结构102可为利用沟槽隔离技术所形成的深沟槽隔离(deeptrenchisolation,DTI)结构。在本实施例中，存储器装置10更包括二个相邻的埋入式字元线115，设置于上述主动区的半导体基底100的二个相邻的第一沟槽104内。在一些实施例中，第一沟槽104系利用设置于半导体基底100上的第一掩膜图案层120作为蚀刻罩幕来蚀刻半导体基底100所形成。在一些实施例中，第一罩幕图案层120为一硬式罩幕层且可由氧化硅或其他合适的硬式罩幕材料所构成。在一些实施例中，第一沟槽104的深度小于装置隔离结构102的深度。再者，埋入式字元线115的顶部低于第一沟槽104的顶部。亦即，埋入式字元线115并未完全填满第一沟槽104。在一些实施例中，埋入式字元线115包括一绝缘衬层110及一导电层112。绝缘衬层110夹设于导电层112与半导体基底100之间，以作为一栅极介电层。绝缘衬层110可包括氧化硅、氮化硅、氮氧化硅、低介电常数(k)介电材料、其他合适的材料或其组合。再者，导电层112系作为一栅极且可包括金属或其他合适的电极材料。在本实施例中，存储器装置10更包括一沟槽隔离结构154a。沟槽隔离结构154a设置于埋入式字元线115之间的半导体基底100的第二沟槽150内。在一些实施例中，沟槽隔离结构154a由氧化硅或其他合适的绝缘材料所构成。在一些实施例中，沟槽隔离结构154a的上表面低于装置隔离结构102的上表面。再者，沟槽隔离结构154a的上表面高于埋入式字元线115的上表面，且沟槽隔离结构154a的下表面低于埋入式字元线115的下表面。在一些实施例中，沟槽隔离结构154a的深度约在40nm至70nm的范围，而沟槽隔离结构154a的宽度约在80nm至90nm的范围。在一些实施例中，从上视方向来看，埋入式字元线115的长度方向大体平行于沟槽隔离结构154a的长度方向。举例来说，从上视方向来看，埋入式字元线115及沟槽隔离结构154a为矩型，且两者在长度延伸方向上彼此平行。在本实施例中，存储器装置10更包括一绝缘盖层122。绝缘盖层122位于半导体基底100上方，且填入第一沟槽104以覆盖埋入式字元线115。在一些实施例中，绝缘盖层122提供埋入式字元线115的保护且可由氮化硅或其他合适的绝缘材料所构成。在一些实施例中，绝缘盖层122内具有一第三沟槽152位于半导体基底100的第二沟槽150上方，且第三沟槽152的底部露出沟槽隔离结构154a。在本实施例中，存储器装置10更包括一位元线接触电极160。位元线接触电极160设置于第三沟槽152内，使其位于埋入式字元线115之间的绝缘盖层122内。位元线接触电极160可作为埋入式字元线115的一共用源极电极。在一些实施例中，部分的位元线接触电极160的下表面接触沟槽隔离结构154a，且部分的位元线接触电极160位于埋入式字元线115正上方。由于沟槽隔离结构154a的上表面高于埋入式字元线115的上表面，因此位元线接触电极160并未电性接触埋入式字元线115。在一些实施例中，位元线接触电极160由多晶硅或其他合适的电极材料所构成。举例来说，位元线接触电极160可为具有n型掺杂物的多晶硅层。图1A至图1I绘示出根据本专利技术一些实施例之存储器装置之中间本文档来自技高网...

【技术保护点】
1.一种存储器装置，其特征在于，所述的存储器装置包括：一半导体基底，具有由一装置隔离结构所定义出的至少一主动区；二个相邻的埋入式字元线，设置于所述主动区的所述半导体基底内；以及一沟槽隔离结构，设置于所述埋入式字元线之间的所述半导体基底内。

【技术特征摘要】
1.一种存储器装置，其特征在于，所述的存储器装置包括：一半导体基底，具有由一装置隔离结构所定义出的至少一主动区；二个相邻的埋入式字元线，设置于所述主动区的所述半导体基底内；以及一沟槽隔离结构，设置于所述埋入式字元线之间的所述半导体基底内。2.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构由氧化硅所构成。3.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构的上表面低于所述装置隔离结构的上表面。4.如权利要求1所述的存储器装置，其特征在于，所述的沟槽隔离结构的下表面低于所述埋入式字元线的下表面。5.如权利要求1所述的存储器装置，其特征在于，所述的存储器装置更包括：一绝缘盖层，位于所述半导体基底...

【专利技术属性】
技术研发人员：颜英竹，张维哲，田中义典，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71