三维存储器及其制作方法技术

本发明专利技术提供了一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。

Three-dimensional memory and its fabrication method

The invention provides a method for fabricating a three-dimensional memory, which includes the following steps: providing a semiconductor structure, which includes a stacking structure comprising alternately stacked pseudo-gate layer and dielectric layer, and forming a step structure at the end, the step structure having several steps, at least its own. The end of the pseudo-gate layer in one of the three parts constitutes the top surface of the step; forms a sacrificial layer covering the stacking structure and an insulating layer covering the sacrificial layer; removes the sacrificial layer and at least a portion of the thickness of the sacrificial layer contacting the pseudo-gate layer, and forms a gap between the dielectric layer; and A gate layer is formed in the gap.

【技术实现步骤摘要】
三维存储器及其制作方法
本专利技术主要涉及半导体制造领域，尤其涉及一种三维存储器及其制作方法。
技术介绍
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。在3DNAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(PunchThrough)，导致无法满足工艺要求，降低产品良率。为了解决上述问题，往往需要进行多次光照和刻蚀，从而降低每次刻蚀时的深度差。
技术实现思路
本专利技术要解决的技术问题是一种制作三维存储器的方法及三维存储器，可以克服字线连接区的刻蚀缺陷等问题，且不必进行多次光照和刻蚀。为解决上述技术问题，本专利技术提供了一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。在本专利技术的一实施例中，所述牺牲层共形地形成于所述堆叠结构上。在本专利技术的一实施例中，所述牺牲层与绝缘层的材质相同。在本专利技术的一实施例中，所述牺牲层的疏松度大于所述绝缘层。在本专利技术的一实施例中，所述牺牲层与绝缘层均为氧化硅。在本专利技术的一实施例中，所述牺牲层的厚度为50-100nm。在本专利技术的一实施例中，去除所述伪栅极层和至少部分所述牺牲层的方法包括湿法刻蚀。在本专利技术的一实施例中，去除所述伪栅极层和至少部分所述牺牲层时，去除所述牺牲层的厚度为9-11nm。在本专利技术的一实施例中，还包括：形成所述牺牲层和绝缘层之后，形成贯穿所述绝缘层、牺牲层和堆叠结构的栅线隔槽；然后通过所述栅极隔槽去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层。在本专利技术的一实施例中，在所述间隙中形成栅极层之后还包括：对所述阶梯结构上的所述绝缘层和牺牲层进行刻蚀，以一次性在所述阶梯结构的各个台阶的顶表面形成露出所述栅极层的若干接触孔。本专利技术还提供一种三维存储器，包括阶梯结构，所述阶梯结构具有多个台阶，每个台阶包括从上到下交替堆叠的至少一栅极层和至少一介质层，其中在两个相邻台阶中，第一台阶顶部的第一栅极层的上表面高度，高于第二台阶底部的介质层的下表面高度，所述第一台阶低于所述第二台阶，所述第一栅极层上连接有接触部。在本专利技术的一实施例中，还包括位于所述第一栅极层的上表面和侧面的疏松氧化层。在本专利技术的一实施例中，所述至少一栅极层的侧壁突出于所述至少一介质层的侧壁。在本专利技术的一实施例中，所述第一栅极层的上表面高度比所述第二台阶底部的介质层的下表面高度高9-11nm。在本专利技术的一实施例中，各个台阶顶部的第一栅极部相互电隔离。与现有技术相比，本专利技术具有以下优点：本专利技术提供了一种半导体器件的制作方法，在阶梯区上形成了牺牲层，牺牲层可以被部分刻蚀掉，填充牺牲层间隙的栅极层的厚度也相应地增加，由于栅极层的厚度更厚，不容易被蚀穿，因此发生刻蚀穿通的风险大为降低。附图说明图1A-1F是一种三维存储器的制作方法的流程图。图2A-2B是一种三维存储器的结构示意图。图3是本专利技术一实施例的一种三维存储器的制作方法的流程图。图4A-4F是本专利技术一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。图5是本专利技术一实施例的一种三维存储器的结构示意图。具体实施方式为让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。如
技术介绍
所介绍，在例如3DNAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。在3DNAND闪存的制作过程中，在阶梯区的各级阶梯结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D-NAND闪存阶梯层数多，在接触孔刻蚀步骤中，为了保证下层阶梯能够被顺利引出，上层阶梯容易被过刻蚀(OverEtch)，出现刻蚀穿通(PunchThrough)，导致无法满足工艺要求，降低产品良率。图1A-1F是一种三维存储器的制作方法的流程图。该制作方法主要是在各级阶梯上刻蚀形成接触孔。形成接触孔的过程包括如图1A所示的形成具有交替堆叠的伪栅极层101和介质层102的堆叠结构110，如图1B所示的在堆叠结构110上形成绝缘层103，如图1C所示的去除伪栅极层101在介质层102之间形成间隙，以及如图1D所示填充介质层102之间的间隙形成栅极层104，最后分别如图1E和1F所示，两次光照两次刻蚀形成接触孔105。如图1D所示，该方法中阶梯区栅极层较薄，容易被过刻蚀。如图2A所示，接触孔105刻蚀时由于深度差较大，在最深处接触孔刚好刻蚀到位时，最浅处接触孔会发生刻蚀穿通引发短路；或者如图2B所示，在最浅处接触孔刚好刻蚀到位时，最深处接触孔会刻蚀不足，无法连接最深处接触孔及其接触部。图3是本专利技术一实施例的一种三维存储器的制作方法的流程图。图4A-本文档来自技高网...

【技术保护点】
1.一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。

【技术特征摘要】
1.一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层，并在端部形成有阶梯结构，所述阶梯结构具有若干层台阶，至少其中之一所述伪栅极层的端部构成所述台阶的顶表面；形成覆盖所述堆叠结构的牺牲层和覆盖所述牺牲层的绝缘层；去除所述伪栅极层和至少与所述伪栅极层相接触的部分厚度的所述牺牲层，而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。2.根据权利要求1所述的方法，其特征在于，所述牺牲层共形地形成于所述堆叠结构上。3.根据权利要求1所述的方法，其特征在于，所述牺牲层与绝缘层的材质相同。4.根据权利要求3所述的方法，其特征在于，所述牺牲层的疏松度大于所述绝缘层。5.根据权利要求4所述的方法，其特征在于，所述牺牲层与绝缘层均为氧化硅。6.根据权利要求1、3或4所述的方法，其特征在于，所述牺牲层的厚度为50-100nm。7.根据权利要求1所述的方法，其特征在于，去除所述伪栅极层和至少部分所述牺牲层的方法包括湿法刻蚀。8.根据权利要求5所述的方法，其特征在于，去除所述伪栅极层和至少部分所述牺牲层时，去除所述牺牲层的厚度为9-11nm。9.根据权利要求1所述的方法，其特征在于，还包...

【专利技术属性】
技术研发人员：张帜，华文宇，顾立勋，李思晢，肖亮，夏志良，霍宗亮，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42