半导体器件及其制造方法技术

本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。

Semiconductor Devices and Their Manufacturing Methods

Semiconductor devices and their manufacturing methods are disclosed in this paper. In MONOS memory with ONO film, dielectric breakdown and short circuit between the end of the lower surface of the control gate electrode above the ONO film and the semiconductor substrate below the ONO film are prevented. When the polycrystalline silicon film formed above the ONO film is treated to form a control gate electrode, the ONO film is not treated. Subsequently, a second offset spacer covering the side surface of the control gate electrode is formed. Then, the ONO film is processed using the second offset spacer as the mask. This results in the shape that the end of ONO film protrudes outward from the side surface of the control gate electrode in the direction of the gate length.

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用于2017年3月30日提交的日本专利申请No.2017-067913的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
本专利技术涉及一种半导体器件及其制造方法，并且适用于例如制造具有低击穿电压晶体管和高击穿电压晶体管的半导体器件。
技术介绍
作为非易失性存储元件之一，已知单栅型MONOS(金属氧化物氮化物氧化物半导体)，其包括形成在半导体衬底的表面处的源极/漏极区域、存储器栅电极和形成在半导体衬底与存储器栅电极之间的电荷累积膜。对于非易失性存储设备，这样的MONOS存储器被布置成阵列以形成存储器阵列。例如，MONOS存储器在读取操作处的选择等可以使用与每个MONOS存储器串联耦合的选择晶体管来执行。专利文献1(日本未审查专利申请公开No.2016-48710)描述了单栅型MONOS存储器、低击穿电压MOSFET(金属氧化物半导体场效应晶体管)和高击穿电压MOSFET合并在同一衬底上方。专利文献2(日本未审查专利申请公开No.2007-243095)描述了在包括彼此相邻的控制栅电极和存储器栅电极的分离栅型MONOS存储器中，在存储器栅电极下方的ONO(氧化物氮化物氧化物)膜的端部被防止退避。引用的文献[专利文献][专利文献1]日本未审查专利申请公开No.2016-48710[专利文献2]日本未审查专利申请公开No.2007-243095
技术实现思路
介于衬底与栅电极之间并且包括MONOS存储器中的电荷累积部分的绝缘膜(ONO膜)的端部是由于电场集中而易受介质击穿的部位。特别地，当绝缘膜的端部从栅电极的侧表面退避时，明显地引起介质击穿。根据本说明书和附图的描述，其他目的和新颖特征将变得显而易见。本申请中公开的实施例中代表性的实施例将简要地描述如下。根据一个实施例的一种用于制造半导体器件的方法，对形成在包括电荷累积部分的绝缘膜上方的多晶硅膜进行处理，由此形成控制栅电极。随后，形成覆盖控制栅电极的侧表面的偏移间隔物。然后，使用偏移间隔物作为掩模，处理绝缘膜。此外，根据另一实施例的一种半导体器件，在单栅型MONOS存储器中，包括控制栅电极下方的电荷累积膜的栅极绝缘膜的端部分别从控制栅电极的侧表面向外突出。根据一个实施例，可以改善半导体器件的可靠性。附图说明图1是第一实施例的半导体器件在制造步骤期间的剖面图；图2是在图1之后的制造步骤期间的半导体器件的剖面图；图3是在图2之后的制造步骤期间的半导体器件的剖面图；图4是在图3之后的制造步骤期间的半导体器件的剖面图；图5是在图4之后的制造步骤期间的半导体器件的剖面图；图6是在图5之后的制造步骤期间的半导体器件的剖面图；图7是在图6之后的制造步骤期间的半导体器件的剖面图；图8是在图7之后的制造步骤期间的半导体器件的剖面图；图9是在图8之后的制造步骤期间的半导体器件的剖面图；图10是在图9之后的制造步骤期间的半导体器件的剖面图；图11是在图10之后的制造步骤期间的半导体器件的剖面图；图12是在图11之后的制造步骤期间的半导体器件的剖面图；图13是在图12之后的制造步骤期间的半导体器件的剖面图；图14是在图13之后的制造步骤期间的半导体器件的剖面图；图15是第二实施例的半导体器件在制造步骤期间的剖面图；图16是在图15之后的制造步骤期间的半导体器件的剖面图；图17是在图16之后的制造步骤期间的半导体器件的剖面图；图18是在图17之后的制造步骤期间的半导体器件的剖面图；图19是在图18之后的制造步骤期间的半导体器件的剖面图；图20是在图19之后的制造步骤期间的半导体器件的剖面图；图21是在图20之后的制造步骤期间的半导体器件的剖面图；图22是在图21之后的制造步骤期间的半导体器件的剖面图；图23是在图22之后的制造步骤期间的半导体器件的剖面图；图24是第二实施例的修改示例的半导体器件在制造步骤期间的剖面图；图25是在图24之后的制造步骤期间的半导体器件的剖面图；图26是在图25之后的制造步骤期间的半导体器件的剖面图；图27是在图26之后的制造步骤期间的半导体器件的剖面图；图28是在图27之后的制造步骤期间的半导体器件的剖面图；图29是在图28之后的制造步骤期间的半导体器件的剖面图；图30是在图29之后的制造步骤期间的半导体器件的剖面图；图31是在图30之后的制造步骤期间的半导体器件的剖面图；图32是在图31之后的制造步骤期间的半导体器件的剖面图；图33是在图32之后的制造步骤期间的半导体器件的剖面图；图34是示出第三实施例的半导体器件的剖面图；图35是示出第三实施例的半导体器件的示意性平面图；图36是示出图34的放大比例的一部分的剖面图；图37是第三实施例的半导体器件在制造步骤期间的剖面图；图38是在图37之后的制造步骤期间的半导体器件的剖面图；图39是在图38之后的制造步骤期间的半导体器件的剖面图；图40是在图39之后的制造步骤期间的半导体器件的剖面图；图41是在图40之后的制造步骤期间的半导体器件的剖面图；图42是在图41之后的制造步骤期间的半导体器件的剖面图；图43是在图42之后的制造步骤期间的半导体器件的剖面图；图44是在图43之后的制造步骤期间的半导体器件的剖面图；图45是在图44之后的制造步骤期间的半导体器件的剖面图；图46是在图45之后的制造步骤期间的半导体器件的剖面图；图47是在图46之后的制造步骤期间的半导体器件的剖面图；图48是在图47之后的制造步骤期间的半导体器件的剖面图；图49是在图48之后的制造步骤期间的半导体器件的剖面图；图50是示出第三实施例的修改示例的半导体器件的剖面图；图51是示出比较示例的半导体器件的剖面图；以及图52是示出比较示例的半导体器件的剖面图。具体实施方式在以下实施例的描述中，为了方便，如果需要，实施例可以在多个分割的部分或实施例中描述。然而，除非另有规定，否则这些彼此不是独立的，而是处于一个是另一个的一部分或全部的修改示例、细节、补充说明等的关系。此外，在以下实施例中，在参考元件的数目等(包括数目、数值、量、范围等)的情况下，除非另有规定，否则元件的数目等不限于特定数目，而是可以大于或小于特定数目，其中数目在原则上明确限定为特定数目的情况或其他情况除外。另外，在以下实施例中，除非另有规定，否则不言而喻，构成元件(包含元件步骤等)不一定是必须的，其中它们被明确认为必要的情况或其他情况除外。类似地，在以下实施例中，当参考构成元件等的形状、位置关系等时，可以理解，它们包括与形状等实质上类似或相似的那些要素，除非另有规定，并且除非原则上另有明确规定，或者除了其他情况。这也适用于上述数值和范围。下面，将参考附图详细描述实施例。顺便提及，在用于描述实施例的所有附图中，具有相同功能的部件被赋予相同的参考标记和数字，并且省略对其的重复描述。此外，在以下实施例中，除非另有要求，否则原则上不重复对相同或相似部分的描述。第一实施例本实施例的半导体器件是包括非易失性存储器(非易失性存储元件、闪速存储器或非易失性半导体存储器件)的半导体器件。在本实施例和以下实施例中，将参考基于n沟道型MISFET(金属绝缘体半导体场效应晶体管)的存储器单元来描述非易失性存储器。此外，在本实施例和以下实施例中的极性本文档来自技高网...

【技术保护点】
1.一种用于制造半导体器件的方法，包括步骤：(a)提供半导体衬底；(b)在第一区域中的所述半导体衬底上方形成包括电荷累积部分的第一绝缘膜；(c)在所述第一区域中的所述第一绝缘膜上方形成第一栅电极；(d)形成覆盖所述第一栅电极的在所述第一栅电极的栅极长度方向上的相对侧的相应侧表面的第二绝缘膜；(e)使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第一绝缘膜；以及(f)使用所述第二绝缘膜作为掩模执行离子注入，并且由此在所述第一区域中的所述半导体衬底的顶表面处形成第一源极/漏极区域，其中包括所述第一栅电极和所述第一源极/漏极区域的第一晶体管形成非易失性存储元件。

【技术特征摘要】
2017.03.30 JP 2017-0679131.一种用于制造半导体器件的方法，包括步骤：(a)提供半导体衬底；(b)在第一区域中的所述半导体衬底上方形成包括电荷累积部分的第一绝缘膜；(c)在所述第一区域中的所述第一绝缘膜上方形成第一栅电极；(d)形成覆盖所述第一栅电极的在所述第一栅电极的栅极长度方向上的相对侧的相应侧表面的第二绝缘膜；(e)使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第一绝缘膜；以及(f)使用所述第二绝缘膜作为掩模执行离子注入，并且由此在所述第一区域中的所述半导体衬底的顶表面处形成第一源极/漏极区域，其中包括所述第一栅电极和所述第一源极/漏极区域的第一晶体管形成非易失性存储元件。2.根据权利要求1所述的用于制造半导体器件的方法，进一步包括步骤：(b1)在第二区域中的所述半导体衬底上方形成第三绝缘膜；以及(c1)在所述第二区域中的所述第三绝缘膜上方形成第二栅电极，其中在步骤(d)中，形成覆盖所述第一栅电极的在所述第一栅电极的栅极长度方向上的相对侧的侧表面以及所述第二栅电极的在所述第二栅电极的栅极长度方向上的相对侧的侧表面中的每个侧表面的所述第二绝缘膜，所述方法进一步包括步骤：(e1)使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第三绝缘膜；以及(f1)使用所述第二绝缘膜作为掩模执行离子注入，并且由此在所述第二区域中的所述半导体衬底的顶表面处形成第二源极/漏极区域，其中所述第二栅电极和所述第二源极/漏极区域形成第二晶体管。3.根据权利要求2所述的用于制造半导体器件的方法，其中步骤(d)包括步骤：(d1)在所述半导体衬底的顶表面上方沉积覆盖所述第一栅电极和所述第二栅电极中的每个栅电极的所述第二绝缘膜；以及(d2)使所述第二绝缘膜经受各向异性蚀刻，并且由此将所述半导体衬底的顶表面从所述第二绝缘膜暴露。4.根据权利要求2所述的用于制造半导体器件的方法，其中所述第二晶体管是选择晶体管，以及其中所述第一晶体管和所述第二晶体管形成一个存储器单元，并且彼此串联耦合。5.根据权利要求1所述的用于制造半导体器件的方法，其中在所述第一栅电极的栅极长度方向上，所述第一绝缘膜的端部分别从所述第一栅电极的侧表面向外突出。6.根据权利要求2所述的用于制造半导体器件的方法，其中在所述第一栅电极的栅极长度方向上，所述第一绝缘膜的端部分别从所述第一栅电极的侧表面向外突出，其中在所述第二栅电极的栅极长度方向上，所述第三绝缘膜的端部分别从所述第二栅电极的侧表面向外突出，以及其中所述第一栅电极的在所述第一栅电极的栅极长度方向上的侧表面与所述第一绝缘膜的终端之间的距离小于所述第二栅电极的在所述第二栅电极的栅极长度方向上的侧表面与所述第三绝缘膜的终端之间的距离。7.根据权利要求1所述的用于制造半导体器件的方法，进一步包括步骤：(a2)经由掩埋绝缘膜在第三区域中的所述半导体衬底上方形成半导体层；(b2)在所述半导体层上方形成第四绝缘膜；以及(c2)在所述第三区域中的所述第四绝缘膜上方形成第三栅电极，其中在步骤(d)中，形成覆盖所述第一栅电极的在所述第一栅电极的栅极长度方向上的相对侧的侧表面以及所述第三栅电极的在所述第三栅电极的栅极长度方向上的相对侧的侧表面中的每个侧表面的所述第二绝缘膜，所述方法进一步包括步骤：(e2)使用所述第二绝缘膜作为掩模执行蚀刻，并且由此处理所述第四绝缘膜；以及(f2)使用所述第二绝缘膜作为掩模执行离子注入，并且由此在所述第三区域中的所述半导体层的顶表面处形成第三源极/漏极区域，其中所述第三栅电极和所述第三源极/漏极区域形成第二晶体管。8.根据权利要求7所述的用于制造半导体器件的方法，其中步骤(d)包括步骤：(d3)在所述第一区域和所述第三区域中的所述半导体衬底的顶表面上方以覆盖所述第一栅电极和所述第三栅电极中的每个栅电极的方式依次堆叠第五绝缘膜和第六绝缘膜，并且由此形成包括所述第五绝缘膜和所述第六绝缘膜的所述第二绝缘膜；以及(d4)使所述第六绝缘膜经受各向异性蚀刻，并且由此暴露所述第五绝缘膜的顶表面，其中步骤(f)包括步骤：(f4)在步骤(e)之后，在所述第三区域被覆盖有保护膜的情况下，在所述第一区域中的所述半导体衬底的顶表面处形成具有第一导电类型的第一半导体区域的成对，以及然后去除所述保护膜；以及(f5)在所述第一区域中的所述第一半导体衬底的顶表面处形成具有所述第一导电类型并且具有比所述第一半导体区域的密度更高的密度的第二半导体区域的成对，并且由此形成每个...

【专利技术属性】
技术研发人员：山越英明，桥本孝司，阿部真一郎，大水祐人，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP