半导体器件制造技术

一种半导体器件包括多个堆叠结构和多个分离绝缘层，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极，所述多个分离绝缘层的每一个设置在所述堆叠结构之间。多个竖直柱穿透每个堆叠结构并且连接到所述衬底。多个位线设置在所述竖直柱上并且沿第一方向跨所述堆叠结构延伸。多个位线接触结构将所述竖直柱连接到所述位线。多个第一单元虚拟线设置在所述多个分离绝缘层上，并沿与所述第一方向交叉的第二方向延伸。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用该美国非临时专利申请基于35U.S.C§119，要求于2017年3月7日递交的韩国专利申请No.10-2017-0029010的优先权，其全部内容通过引用合并于此。
本专利技术构思涉及一种半导体器件，并且更具体地涉及具有多个三维排列的存储单元的三维半导体器件。
技术介绍
闪存可以包括存储器阵列，所述存储器阵列包括以行和列方式排列的非易失性存储单元。这些单元可以分组为块。NAND存储器阵列可以包括闪存的基本架构。3DNAND闪存器件可以包括彼此堆叠的电荷存储器件的多个串。各个串的电荷存储器件可以共享公共沟道区，例如在半导体材料的相应柱中形成的公共沟道区。多个串的每个组可以包括共享多个字线的一组串。多个串的每个组可以包括由对应位线耦接的一组串。
技术实现思路
根据本专利技术构思的示例性实施例，一种半导体器件可以包括多个堆叠结构和多个分离绝缘层，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极，所述多个分离绝缘层中的每一个设置在所述堆叠结构之间；多个竖直柱，所述多个竖直柱穿透所述堆叠结构中的每一个并且连接到所述衬底；多个位线，所述多个位线设置在所述竖直柱上并沿第一方向跨所述堆叠结构延伸；多个位线接触结构，所述多个位线接触结构将所述竖直柱连接到所述位线；以及多个第一单元虚拟线，所述多个第一单元虚拟线设置在所述多个分离绝缘层上并且沿与所述第一方向交叉的第二方向延伸。根据本专利技术构思的示例性实施例，一种半导体器件可以包括：衬底，所述衬底包括单元阵列区域和虚拟区域；多个堆叠结构，所述多个堆叠结构包括竖直堆叠在所述衬底上的栅电极；多个堆叠结构，沿所述第一方向设置并且沿与所述第一方向交叉的第二方向延伸；多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；多个位线，沿第一方向跨所述堆叠结构延伸；多个位线接触结构，设置在穿透所述单元阵列区域上的所述堆叠结构的竖直柱上；以及多个单元虚拟线，所述多个单元虚拟线在截面图中设置在所述堆叠结构与所述位线之间，并且在平面图中不与所述位线接触结构重叠的同时构成栅格结构。附图说明图1是示出了根据本专利技术构思的示例性实施例的半导体器件中的单元阵列区域CAR和外围电路区域的示意图。图2是示出了根据本专利技术构思的示例性实施例的半导体器件的单元阵列的电路图。图3是用于解释根据本专利技术构思的示例性实施例的半导体器件的平面图。图4A、图4B和图4C是分别沿图3的I-I′线、II-II′线和III-III′线得到的截面图。图5A和图5B是与图4A的部分A相对应的放大视图。图6A、图6C和图6D是与图3的部分B相对应的放大平面图，示出了根据本专利技术构思的示例性实施例的竖直柱、位线接触结构和位线的布置。图6B是示出根据本专利技术构思的示例性实施例的竖直柱、位线接触结构和位线的布置的部分截面图。图7是与图3的单元阵列区域相对应的平面图，示出了根据本专利技术构思的示例性实施例的半导体器件。图8是根据示例性实施例的沿图7的I-I′线得到的截面图。图9是示出根据本专利技术构思的示例性实施例的半导体器件的平面图。图10A至图15A是与图3的I-I'线相对应的截面图，示出了根据本专利技术构思的示例性实施例的制造半导体器件的方法。图10B至图15B是根据示例性实施例的与图3的II-II'线相对应的截面图。图16和图18是根据本专利技术构思的示例性实施例的半导体器件的平面图。图17是根据示例性实施例的沿图16的A-A′线得到的截面图。图19是根据示例性实施例的沿图18的A-A′线得到的截面图。具体实施方式在下文中，将结合附图详细描述本专利技术构思的示例性实施例。图1是示出根据本专利技术构思的示例性实施例的半导体器件的示意图。参考图1，半导体器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROWDCR、页缓冲器区域PBR、列解码器区域COLDCR和控制电路区域。在一些实施例中，可以在单元阵列区域CAR和每个行解码器区域ROWDCR之间设置连接区域CNR。单元阵列区域CAR可以包括由多个存储单元组成的存储单元阵列。存储单元阵列可以包括三维排列的存储单元、电连接到所述存储单元的多个字线以及电连接到所述存储单元的多个位线。行解码器区域ROWDCR可以被设置有选择存储单元阵列的字线的行解码器，并且连接区域CNR可以被设置有将存储单元阵列和行解码器彼此电连接的布线结构。行解码器可以根据地址信息来选择存储单元阵列的字线之一。行解码器可以响应于来自控制电路的控制信号而将字线电压提供给所选择的字线和未选择的字线。页缓冲器区域PBR可以被设置有读取在存储单元中存储的数据的页缓冲器。根据操作模式，页缓冲器可以将数据临时存储在存储单元中或者读出在存储单元中存储的数据。页缓冲器可以在编程操作模式下用作写入驱动器，并且在读取操作模式下用作读出放大器。列解码器区域COLDCR可以被设置有与存储单元阵列的位线连接的列解码器。列解码器可以提供页缓冲器和外部设备(例如，存储器控制器)之间的数据传输路径。图2是示出了根据本专利技术构思的示例性实施例的半导体器件的单元阵列的电路图。参考图2，单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。位线BL可以二维地布置，并且多个单元串CSTR可以与每个位线BL并联连接。单元串CSTR可以共同连接到公共源极线CSL。也就是说，多个单元串CSTR可以设置在多个位线BL和一个公共源极线CSL之间。例如，公共源极线CSL可以设置成二维排列的多个公共源极线。在这种结构中，可以向公共源极线CSL供应相同的电压，或者可以彼此独立地电控制公共源极线CSL。每个单元串CSTR可以包括与公共源极线CSL相耦接的接地选择晶体管GST、与位线BL相耦接的串选择晶体管SST以及设置在地选择晶体管GST和串选择晶体管SST之间的多个存储器单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。在公共源极线CSL和位线BL之间设置的接地选择线GSL、多个字线WL0至WL3以及多个串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。图3是用于解释根据本专利技术构思的示例性实施例的半导体器件的平面图。图4A、图4B和图4C是分别沿图3的I-I′线、II-II′线和III-III′线得到的截面图。图5A和图5B是与图4A的部分A相对应的放大视图。参考图3、图4A至4C和图5A，衬底100可以设置为包括单元阵列区域CAR、连接区域CNR以及在单元阵列区域CAR与连接区域CNR之间的边界区域BDR。衬底100可以是具有第一导电类型的半导体衬底，例如p型导电性。所述半导体衬底可以包括从以下组成的组中选择的至少一种：单晶硅层、SOI(绝缘体上硅)衬底、在硅锗(SiGe)层上形成的硅层、在绝缘层上形成的单晶硅层和在绝缘层上形成的多晶硅层。可以在衬底100上设置多个堆叠结构ST。如图3所示，堆叠结构ST可以沿第一方向D1延伸，并且可以沿与第一方向D1交叉(例如垂直)的第二方向D2彼此间本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多个堆叠结构，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极；多个分离绝缘层，所述多个分离绝缘层的每一个设置在所述堆叠结构之间；多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；多个位线，所述多个位线设置在所述竖直柱上并且沿第一方向跨所述堆叠结构延伸；多个位线接触结构，所述多个位线接触结构将所述竖直柱连接到所述位线；以及多个第一单元虚拟线，所述多个第一单元虚拟线设置在所述多个分离绝缘层上并沿与所述第一方向交叉的第二方向延伸。

【技术特征摘要】
2017.03.07 KR 10-2017-00290101.一种半导体器件，包括：多个堆叠结构，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极；多个分离绝缘层，所述多个分离绝缘层的每一个设置在所述堆叠结构之间；多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；多个位线，所述多个位线设置在所述竖直柱上并且沿第一方向跨所述堆叠结构延伸；多个位线接触结构，所述多个位线接触结构将所述竖直柱连接到所述位线；以及多个第一单元虚拟线，所述多个第一单元虚拟线设置在所述多个分离绝缘层上并沿与所述第一方向交叉的第二方向延伸。2.根据权利要求1所述的半导体器件，其中每个位线接触结构包括：位线下触点，耦接到所述位线下触点下面的竖直柱；以及位线上触点，直接连接所述位线下触点，其中所述第一单元虚拟线的顶表面比所述位线下触点的顶表面高且比所述位线上触点的顶表面低。3.根据权利要求2所述的半导体器件，其中所述位线上触点的顶表面的第一中心从在所述位线上触点下的所述竖直柱的顶表面的第二中心偏移。4.根据权利要求3所述的半导体器件，其中所述第一中心沿所述第二方向或者沿与所述第二方向相反的方向从所述第二中心偏移。5.根据权利要求2所述的半导体器件，其中所述位线上触点具有平面椭圆形状，所述平面椭圆形状沿所述第一方向具有长轴并且沿所述第二方向具有短轴，并且具有比所述位线下触点的竖直长度更大的竖直长度。6.根据权利要求1所述的半导体器件，还包括第二单元虚拟线，所述第二单元虚拟线沿所述第一方向延伸并连接到所述第一单元虚拟线中的每一个。7.根据权利要求6所述的半导体器件，其中所述第二单元虚拟线包括从所述第二单元虚拟线的相对侧壁沿所述第二方向或与所述第二方向相反的方向突出的突起，其中最相邻的突起沿相反的方向突出。8.根据权利要求6所述的半导体器件，还包括：在所述多个分离绝缘层下的所述衬底中的多个公共源极区；以及多个公共源极柱塞，所述公共源极柱塞穿透所述多个分离绝缘层并且耦接到所述公共源极区域，所述公共源极柱塞沿所述第一方向设置，其中所述第二单元虚拟线共同电连接到所述公共源极柱塞。9.根据权利要求6所述的半导体器件，还包括沿所述第二方向设置并与所述第一单元虚拟线和所述第二单元虚拟线间隔开的多个外围虚拟线，其中所述第一单元虚拟线和所述第二单元虚拟线以及所述外围虚拟线具有基本上相同高度的顶表面。10.根据权利要求1所述的半导体器件，其中：所述位线包括沿所述第二方向交替且重复设置的第一位线和第二位线，所述竖直柱包括沿所述第一方向或沿与所述第一方向相反的方向以Z字形方式设置的第一至第四竖直柱，所述第一位线之一共同电连接到沿所述第一方向彼此间隔开的一对第一竖直柱，并且所述一对第一竖直柱中的每一个穿透所述堆叠结构中的对应一个，以及所述第二位线之一共同电连接到沿所述第一方向彼此间隔开的一对第三竖直柱，并且所述一对第三竖直柱中的每一个穿透所述堆叠结构中的对应一个，所述第二位线之一与所述第一位线之一相邻。11.一种半导体器件，包括：包括单元阵列区域和虚拟区域的衬底；多个堆叠结构，所述多个堆叠结构包括竖直堆叠在所述衬底上的栅电极，所述多个堆叠结构沿第一方向设置并沿与所述第一方向交叉的第二方向延伸；多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；多个位线，沿所述第一方向跨所述堆叠结构延伸；多个位线接触结构，设置在穿透所述单元阵列区域上的所述堆叠结构的竖直柱上；以及多个单元虚拟线，所...

【专利技术属性】
技术研发人员：赵泰根，金泓秀，朴钟国，李太熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR