半导体器件及其制造方法技术

半导体器件包括非易失性存储器。该非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极。第二介电层设置在浮置栅极和控制栅极之间，具有氮化硅层、氧化硅层以及它们的多层的一种。第三介电层设置在第二介电层和控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。本发明专利技术的实施例还涉及半导体器件的制造方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体集成电路，更具体地，涉及包括非易失性存储器单元和外围电路的半导体器件及其制造方法。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，在降低接触电阻和抑制光刻操作数量的增加方面存在挑战。
技术实现思路
本专利技术的实施例提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。本专利技术的另一实施例提供了一种用于制造半导体器件的方法，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：栅极介电层，设置在衬底上方；以及伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；至少部分地去除所述存储器单元区中的所述第二多晶硅层，从而形成控制栅极间隔，并且至少部分地去除所述逻辑电路区的所述伪逻辑栅极，从而形成第一逻辑栅极间隔；以及在所述控制栅极间隔和所述第一逻辑栅极间隔中形成导电材料，其中，所述第三介电层包括具有高于氮化硅的介电常数的介电材料。本专利技术的又一实施例提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述第一介电层上；控制栅极；第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且具有氮化硅层、氧化硅层以及它们的多层的一种；以及第三介电层，设置在所述第二介电层和所述控制栅极之间，并且包括具有高于氮化硅的介电常数的介电材料。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1D示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图2A至图2D示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图3A至图3C示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图4A和图4B示出了分别示出对应于图3C的区A1和A2的堆叠结构的放大截面图。图5A、图5C和图5D示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图5B是示出对应于图5A的区A3的堆叠结构的放大截面图。图6A至图6C示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图7A至图7C示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图8A至图8C示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图9A至图9C示出了根据本专利技术的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图10A至图10B示出了根据本专利技术的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图11A至图11C示出了根据本专利技术的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图12示出了根据本专利技术的另一实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可能意味着“包括”或“由…组成”。在本实施例中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。外围电路也可以包括静态随机存取存储器(SRAM)。NVM单元通常需要其中堆叠多个层(诸如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(FET)。由于结构不同，因此，当例如在NVM单元和外围逻辑电路上方形成层间介电(ILD)层时，在NVM单元区和外围逻辑电路区之间的ILD层中存在高度差。这种高度差可能影响ILD层上化学机械抛光(CMP)的性能。在本专利技术中，在制造NVM单元和外围逻辑电路之前，蚀刻NVM单元区中的衬底以在NVM单元区和外围逻辑电路区之间制成“阶梯”。该阶梯高度对应于如果没有形成阶梯而形成ILD层时的高度差。应该注意，器件应避免靠近阶梯放置。图1A至图8C通常示出了根据本专利技术的一个实施例的示出用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。应该理解，可以在图1A至图8C所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下描述的一些操作。如图1A所示，在衬底10上形成垫氧化物层12并且在垫氧化物层12上进一步形成氮化物层13。通过光刻操作在氮化物层13上方形成光刻胶图案以覆盖外围逻辑电路区LG。通过使用光刻胶图案作为蚀刻掩模，暴露NVM单元区MC，而外围逻辑电路区LG由氮化物层13和垫氧化物层12覆盖。如图1A所示，在NVM单元区MC和外围逻辑电路区LG之间存在过渡区TR。例如，衬底10是具有在从约1×1015cm-3至约1×1018cm-3的范围内的杂质浓度的p型硅衬底本文档来自技高网...

【技术保护点】
一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。

【技术特征摘要】
2016.11.29 US 62/427,463;2017.05.02 US 15/584,3141.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层、设置在所述第一多晶硅层上方的第二介电层、设置在所述第二介电层上方的第三介电层以及设置在所述第三介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第二多晶硅层，从而形成控制栅极间隔；以及在所述控制栅极间隔中形成导电材料。2.根据权利要求1所述的方法，其中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第三介电层的第三介电膜；在所述第三介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜和所述第三介电膜，从而形成所述第二多晶硅层和所述第三介电层；在形成所述第二多晶硅层和所述第三介电层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅层实施平坦化操作。3.根据权利要求2所述的方法，其中，所述第三介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物层。4.根据权利要求3所述的方法，其中，所述第三介电层还包括氧化硅层。5.根据权利要求2所述的方法，其中，所述第二介电层是氧化硅层、氮化硅层或它们的多层。6.根据权利要求2所述的方法，其中，所述第一介电层是氧化...

【专利技术属性】
技术研发人员：吴伟成，邓立峯，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71