闪存的工艺集成结构和方法技术

本发明专利技术公开了一种闪存的工艺集成结构，闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在闪存单元阵列中的有源区和多晶硅浮栅的俯视面尺寸相同且自对准。在各多晶硅控制栅两侧的有源区中分别形成有对应源区和漏区，漏区的顶部通过接触孔连接对应列的位线上；在多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层。本发明专利技术还公开了一种闪存的工艺集成方法。本发明专利技术器件在多晶硅控制栅表面覆盖第四氮化硅层能减少漏区接触孔和多晶硅控制栅之间的漏电从而有利于器件尺寸缩小，同时能消除氮化硅在多晶硅控制栅的表面引入的应力缺陷以及消除逻辑区的多晶硅栅表面缺陷。

【技术实现步骤摘要】
闪存的工艺集成结构和方法
本专利技术涉及半导体集成电路领域，特别是涉及一种闪存的工艺集成结构；本专利技术还涉及一种闪存的工艺集成方法。
技术介绍
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也促使闪存单元用高节点的技术进行生产。意味着需要将闪存单元的尺寸进行缩减，按照原有结构进行的闪存单元的有源区宽度和沟道的长度的缩减，会影响闪存单元之间的互扰，同时由于尺寸的缩减，原有结构已经不能满足要求。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以实现降低的闪存单元之间的互扰，从而为进一步缩减提供了可能性。在闪存单元本身缩减的同时，接触孔(CT)到控制栅极的距离缩减带来漏电的问题，现在的技术是通过对于控制栅极用氮化硅进行包围的方法来进行改善的。通过在多晶硅栅极上形成氮化硅，后续在需要连接的区域，用单独的一张掩模版将氮化硅打开，在多晶硅表面形成难熔硅化物层，用接触孔接出，从而实现被保护的多晶硅和连接的需要。现在使用的氮化硅直接覆盖在多晶硅栅极的结构，可以实现闪存单元区域较好的保护机制，但是氮化硅的应力较大，直接与多晶硅接触，经过后续工艺过程，可能会引起氮化硅与多晶硅的分离。同时对于逻辑区，在氮化硅去除时，对于多晶硅表面可能造成损伤。
技术实现思路
本专利技术要解决的技术问题是提供一种闪存的工艺集成结构，能在存储区中采用和多晶硅浮栅自对准的有源区从而能减少闪存单元之间的互扰以有利于器件缩小，同时能在器件缩小的情形下实现减少器件的多晶硅控制栅和漏区的接触孔之间的漏电并能保证在多晶硅控制栅的表面形成良好的能够消除应力的覆盖结构以及能避免在逻辑区的多晶硅栅表面形成损坏。为此，本专利技术还提供一种闪存的工艺集成方法。为解决上述技术问题，本专利技术的闪存的工艺集成结构中的闪存包括集成在同一芯片上的逻辑区和存储区。所述存储区包括由多个闪存单元排列形成的闪存单元阵列。各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行。所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构。在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上。在所述多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层，通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅栅之间产生分离。进一步的改进是，引出所述多晶硅控制栅的接触孔形成于延伸到所述场氧上的所述多晶硅栅行的顶部，在所述多晶硅控制栅的接触孔形成区域的所述多晶硅栅行顶部的所述第三氧化硅层和所述第四氮化硅层被去除，使得所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。进一步的改进是，各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。进一步的改进是，所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅。进一步的改进是，所述第三多晶硅栅和所述存储区的所述多晶硅栅行由同一层多晶硅光刻刻蚀形成。进一步的改进是，所述第三多晶硅栅顶部的所述第四氮化硅层被去除，在去除所述第三多晶硅栅顶部的所述第四氮化硅层的过程中所述第三氧化硅层作为所述第四氮化硅层的刻蚀阻挡层，防止所述第三多晶硅栅表面的损伤。进一步的改进是，所述MOS晶体管包括NMOS晶体管和PMOS晶体管。进一步的改进是，在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。为解决上述技术问题，本专利技术提供的闪存的工艺集成方法包括如下步骤：步骤一、提供一半导体衬底，在所述半导体表面形成场氧并由所述场氧隔离出有源区。闪存包括集成在同一芯片上的逻辑区和存储区。所述存储区包括由多个闪存单元排列形成的闪存单元阵列。步骤二、形成各所述闪存单元的栅极结构所包括的第一栅氧化层和多晶硅浮栅。在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列。步骤三、形成第二ONO层，所述第二ONO层位于所述存储区中。步骤四、形成第五栅氧化层，所述第五栅氧化层位于所述逻辑区中。步骤五、形成第二多晶硅层，所述第二多晶硅层覆盖在所述存储区的所述第二ONO层表面以及所述逻辑区中的所述第五栅氧化层表面。步骤六、在所述第二多晶硅层的表面依次形成第三氧化硅层和第四氮化硅层。步骤七、采用刻蚀工艺去除所述逻辑区中的所述第四氮化硅层；去除所述第四氮化硅层时以所述第三氧化硅层作为刻蚀阻挡层用以保护所述逻辑区的所述逻辑区的第三多晶硅栅的表面。步骤八、光刻打开引出所述多晶硅控制栅的接触孔的形成区域的所述第四氮化硅层和所述第三氧化硅层；引出所述多晶硅控制栅的接触孔位于延伸到所述场氧上的所述多晶硅栅行的顶部。步骤九、采用光刻刻蚀工艺对所述第四氮化硅层、所述第三氧化硅层和所述第二多晶硅层进行刻蚀同时形成所述存储区的多晶硅控制栅和所述逻辑区的第三多晶硅栅。各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。在所述闪存单元阵列中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行。所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；步骤十、进行源漏注入在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区。步骤十一、形成层间膜和形成穿过所述层间膜的接触孔。接触孔包括所述存储区中位于各所述闪存单元的漏区的顶部的接触孔，各所述闪存单元的漏区通过顶部的接触孔连接对应列的位线上；通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯本文档来自技高网...

【技术保护点】
一种闪存的工艺集成结构，其特征在于，闪存包括集成在同一芯片上的逻辑区和存储区；所述存储区包括由多个闪存单元排列形成的闪存单元阵列；各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行；所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；在所述多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层，通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅栅之间产生分离。...

【技术特征摘要】
1.一种闪存的工艺集成结构，其特征在于，闪存包括集成在同一芯片上的逻辑区和存储区；所述存储区包括由多个闪存单元排列形成的闪存单元阵列；各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在所述闪存单元阵列中，在所述芯片的半导体衬底表面形成有由场氧隔离出的有源区，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源区上，同一列的所述多晶硅浮栅的多晶硅组成多晶硅列；同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅都连接在一起组成多晶硅栅行；所述多晶硅栅行和所述多晶硅列相叠加的区域组成各所述闪存单元的栅极结构；在各所述栅极结构的所述多晶硅控制栅两侧的所述有源区中分别形成有对应的闪存单元的源区和漏区，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；在所述多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层，通过所述第四氮化硅层包覆在所述多晶硅栅行对应的所述多晶硅控制栅的表面来防止所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间的漏电，以有利于所述多晶硅控制栅和对应的所述漏区顶部的接触孔之间间距的缩小，提高所述闪存的芯片的集成度；通过所述第三氧化硅层的设置来防止所述第四氮化硅层和所述多晶硅栅之间产生分离。2.如权利要求1所述的闪存的工艺集成结构，其特征在于：引出所述多晶硅控制栅的接触孔形成于延伸到所述场氧上的所述多晶硅栅行的顶部，在所述多晶硅控制栅的接触孔形成区域的所述多晶硅栅行顶部的所述第三氧化硅层和所述第四氮化硅层被去除，使得所述多晶硅控制栅的接触孔直接和底部的所述多晶硅栅行的多晶硅表面接触。3.如权利要求1所述的闪存的工艺集成结构，其特征在于：各所述闪存单元中，被对应的所述栅极结构覆盖的有源区表面形成用于沟道，各所述闪存单元的沟道的长度方向沿所述有源区的长度方向且大小为所述多晶硅栅行的宽度；各所述闪存单元的沟道的宽度方向沿所述有源区的宽度方向且大小为所述有源区的宽度方向；所述闪存采用45纳米以下工艺，所述沟道的长度为45纳米以下。4.如权利要求1所述的闪存的工艺集成结构，其特征在于：所述逻辑区位于所述存储区的外围，所述逻辑区包括MOS晶体管，所述MOS晶体管的栅极结构包括：第五栅氧化层和第三多晶硅栅。5.如权利要求4所述的闪存的工艺集成结构，其特征在于：所述第三多晶硅栅和所述存储区的所述多晶硅栅行由同一层多晶硅光刻刻蚀形成。6.如权利要求5所述的闪存的工艺集成结构，其特征在于：所述第三多晶硅栅顶部的所述第四氮化硅层被去除，在去除所述第三多晶硅栅顶部的所述第四氮化硅层的过程中所述第三氧化硅层作为所述第四氮化硅层的刻蚀阻挡层，防止所述第三多晶硅栅表面的损伤。7.如权利要求4所述的闪存的工艺集成结构，其特征在于：所述MOS晶体管包括NMOS晶体管和PMOS晶体管。8.如权利要求2所述的闪存的工艺集成结构，其特征在于：在所述多晶硅控制栅的接触孔和底部的所述多晶硅栅行的多晶硅表面接触位置处形成有金属硅化物。9.一种闪存的工艺集成方法，其特征在于，包括如下步骤：步骤一、提供一半导体衬底，在所述半导体表面形成场氧并由所述场氧隔离出有源区；闪存包括集成在同一芯片上的逻辑区和存储区；所述存储区包括由多个闪存单元排列形成的闪存单元阵列；步骤二、形成各所述闪存单元的栅极结构所包括的第一栅氧化层和多晶硅浮栅；在所述闪存单元阵列中，所述有源区的俯视面尺寸和所述多晶硅浮栅的俯视面尺寸相同且所述有源区自对准形成于所述多晶硅浮栅的底部，同一列的所述闪存单元都位于同一所述有源...

【专利技术属性】
技术研发人员：田志，钟林建，殷冠华，陈昊瑜，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31