分栅闪存单元及其制备方法技术

本发明专利技术涉及一种分栅闪存及其制备方法，包括：提供半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层；去除部分所述底壁上的牺牲氧化层；在暴露出的半导体衬底表面形成多晶硅层；在所述多晶硅层表面隧穿氧化层和字线多晶硅层。本发明专利技术中，能够降低字线与浮栅之间的耦合，提高擦除性能，降低漏电。

【技术实现步骤摘要】
分栅闪存单元及其制备方法
本专利技术涉及存储器
，尤其涉及一种分栅闪存单元及其制备方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flashmemory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：controlgate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floatinggate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。然而，现有技术中浮栅与字线(WL：wordline)之间在耦合，影响闪存擦除的性能。并且，在闪存读取的过程中，字线上通常施加高电压，例如4V，由于字线与浮栅之间的耦合，从而导致浮栅的有限长度下降，引起短沟道效应。
技术实现思路
本专利技术的目的在于提供一种分栅闪存单元及其制备方法，以解决现有技术中浮栅与字线之间耦合的技术问题。为解决上述技术问题，本专利技术提供一种分栅闪存单元的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层；去除部分所述底壁上的牺牲氧化层；在暴露出的半导体衬底表面形成多晶硅层；在所述多晶硅层表面隧穿氧化层和字线多晶硅层。可选的，形成闪存晶体管的步骤包括：在所述半导体衬底表面依次形成浮栅多晶硅层、存储介质层、控制栅多晶硅层；图形化所述控制栅多晶硅层、存储介质层，形成控制栅；在所述控制栅和存储介质层一侧形成侧墙；图形化所述浮栅多晶硅层，形成浮栅。可选的，所述控制栅多晶硅层表面还形成有顶层介质层，图形化所述控制栅多晶硅的同时，图形化所述顶层介质层。可选的，所述牺牲氧化层为氧化硅层，所述牺牲氧化层的厚度为10nm～30nm。可选的，采用湿法工艺刻蚀所述牺牲氧化层。可选的，所述多晶硅层的厚度为20nm～50nm。可选的，所述存储介质层包括依次层叠氧化硅层、氮化硅层和氧化硅层。相应的，本专利技术另一方面还提供一种分栅闪存单元，包括：半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；相邻两个闪存晶体管相对的侧壁上的牺牲氧化层；相邻两个闪存晶体管之间的多晶硅层、隧穿氧化层及字线多晶硅层。与现有技术相比，本专利技术的分栅闪存单元及其制备方法具有以下有益效果：本专利技术中，在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层，去除部分所述底壁上的牺牲氧化层，在暴露出的半导体衬底表面形成多晶硅层，在所述多晶硅层表面隧穿氧化层和字线多晶硅层，字线多晶硅层与浮栅之间通过多晶硅层隔开，并增加字线多晶硅层与浮栅之间的距离，从而能够降低字线与浮栅之间的耦合，提高擦除性能，并降低漏电。附图说明图1为本专利技术一实施例中的分栅闪存单元制备工艺的流程图；图2为本专利技术一实施例中形成浮栅多晶硅、存储介质层、控制栅多晶硅层的示意图；图3为本专利技术一实施例中形成控制栅、侧墙的示意图；图4为本专利技术一实施例中形成浮栅的示意图；图5为本专利技术一实施例中形成牺牲氧化层的示意图；图6为本专利技术一实施例中刻蚀牺牲氧化层的示意图；图7为本专利技术一实施例中形成多晶硅层的示意图；图8为本专利技术一实施例中形成字线多晶硅层的示意图。具体实施方式下面将结合示意图对本专利技术的分栅闪存单元及其制备方法的示意图进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，提供的分栅闪存及其制备方法，包括：提供半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层；去除部分所述底壁上的牺牲氧化层；在暴露出的半导体衬底表面形成多晶硅层；在所述多晶硅层表面隧穿氧化层和字线多晶硅层。本专利技术中，能够降低字线与浮栅之间的耦合，提高擦除性能，降低漏电。以下结合附图对本专利技术的分栅闪存单元及其制备方法进行具体说明，图1为制备工艺的方法流程图，图2～8为各步骤对应的示意图，本专利技术的制备工艺包括如下步骤：执行步骤S1，参考图2所示，提供半导体衬底101，所述半导体衬底101上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙。具体的，形成闪存晶体管的步骤包括：首先，在所述半导体衬底101表面依次形成浮栅多晶硅层(floatinggatepoly)102、存储介质层103、控制栅多晶硅层(controlgatepoly)104及顶层介质层105，所述存储介质层103包括依次层叠氧化硅层、氮化硅层和氧化硅层，即为ONO结构。其次，参考图3所示，在顶层介质层105上形成图形化的光阻(图中未示出)，以图形化的光阻为掩膜刻蚀，从而图形化所述控制栅多晶硅层104、存储介质层103及顶层介质层105，形成控制栅(controlgate)；接着，在所述顶层介质层105、所述控制栅104及存储介质层103的一侧形成侧墙106；再次，参考图4所示，以控制栅及侧墙106为掩膜，刻蚀浮栅多晶硅层102，从而图形化所述浮栅多晶硅层102，形成浮栅(floatinggate)，形成闪存晶体管107。之后，执行步骤S2，参考图5所示，在相邻两个闪存晶体管107相对的侧壁、底壁上形成牺牲氧化层108，并在闪存晶体管107背对的一侧形成保护侧墙109。其中，所述牺牲氧化层108为氧化硅层，所述牺牲氧化层108的厚度为10nm～30nm。执行步骤S3，参考图6所示，去除部分所述底壁上的牺牲氧化层108，暴露出两个闪存晶体管107之间的本文档来自技高网...

【技术保护点】
一种分栅闪存单元的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层；去除部分所述底壁上的牺牲氧化层；在暴露出的半导体衬底表面形成多晶硅层；在所述多晶硅层表面隧穿氧化层和字线多晶硅层。

【技术特征摘要】
1.一种分栅闪存单元的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有若干个闪存晶体管，每个闪存晶体管包括位于半导体衬底表面的浮栅、存储介质层、控制栅、位于控制栅和存储介质层一侧的侧墙；在相邻两个闪存晶体管相对的侧壁、底壁上形成牺牲氧化层；去除部分所述底壁上的牺牲氧化层；在暴露出的半导体衬底表面形成多晶硅层；在所述多晶硅层表面隧穿氧化层和字线多晶硅层。2.如权利要求1所述的分栅闪存单元的制备方法，其特征在于，形成闪存晶体管的步骤包括：在所述半导体衬底表面依次形成浮栅多晶硅层、存储介质层、控制栅多晶硅层；图形化所述控制栅多晶硅层、存储介质层，形成控制栅；在所述控制栅和存储介质层一侧形成侧墙；图形化所述浮栅多晶硅层，形成浮栅。3.如权利要求2所述的分栅闪存的制备方法，其特征在于，所述控制栅多晶硅层表面还形成有顶层介质层，图形化所述控制...

【专利技术属性】
技术研发人员：刘宪周，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31