竖直存储器装置制造方法及图纸

本发明专利技术公开了一种竖直存储器装置。该竖直存储器装置包括衬底，衬底具有单元阵列区和位于单元阵列区的外部的连接区。栅电极层堆叠在衬底的单元阵列区和连接区上，在连接区中形成台阶结构。沟道结构布置在单元阵列区中，在垂直于衬底的上表面的方向上延伸，同时穿过栅电极层。伪沟道结构布置在连接区中，与沟道结构在相同的方向上延伸，同时穿过形成台阶结构的栅电极层。第一半导体图案布置在沟道结构下方，并且第二半导体图案布置在伪沟道结构下方。第一半导体图案和第二半导体图案包括多晶半导体材料。

Vertical memory device

The invention discloses a vertical memory device. The vertical memory device includes a substrate, which has a cell array area and a connection area located outside the cell array area. The gate electrode layer is stacked on the cell array area and the connection area of the substrate, and a step structure is formed in the connection area. The channel structure is arranged in the cell array area, extending in the direction perpendicular to the upper surface of the substrate and passing through the gate electrode layer simultaneously. The pseudo channel structure is arranged in the connection area, extending in the same direction as the channel structure, and passing through the gate electrode layer forming the step structure at the same time. The first semiconductor pattern is arranged below the channel structure, and the second semiconductor pattern is arranged under the pseudo channel structure. The first semiconductor pattern and the second semiconductor pattern include polycrystalline semiconductor materials.

【技术实现步骤摘要】
竖直存储器装置相关申请的交叉引用本申请要求于2016年11月3日在韩国知识产权局提交的韩国专利申请No.10-2016-0145696的优先权，该申请的公开以引用方式全文并入本文中。
本公开涉及一种竖直存储器装置。
技术介绍
电子器件逐渐变小，同时仍需要处理大量数据。因此，需要增大在这些电子产品中使用的半导体存储器装置的集成度。作为增大半导体存储器装置的集成度的方法，提出了代替常规平面晶体管结构的具有竖直晶体管结构的竖直存储器装置。
技术实现思路
本公开的一方面可提供一种具有提高的可靠性的竖直存储器装置。根据本公开的一方面，一种竖直存储器装置可包括：衬底，其具有单元阵列区和位于单元阵列区的外部的连接区；多个栅电极层，其堆叠在衬底的单元阵列区和连接区上，在连接区中形成台阶结构；多个沟道结构，其布置在单元阵列区中，在垂直于衬底的上表面的方向上延伸，同时穿过栅电极层；多个伪沟道结构，其布置在连接区中，与沟道结构在相同的方向上延伸，同时穿过形成台阶结构的栅电极层；多个第一半导体图案，其布置在沟道结构下方；以及多个第二半导体图案，其布置在伪沟道结构下方。第一半导体图案和第二半导体图案可包括多晶半导体材料。根据本公开的另一方面，一种竖直存储器装置可包括：衬底，其具有单元阵列区、外围电路区和位于单元阵列区与外围电路区之间的连接区；多个第一半导体图案，其布置在单元阵列区中；多个第二半导体图案，其布置在连接区中，并且具有与第一半导体图案的直径或宽度不同的直径或宽度；以及电路晶体管，其布置在外围电路区中。第一半导体图案和第二半导体图案可包括多晶半导体材料。根据本公开的另一方面，一种竖直存储器装置包括衬底，衬底具有单元阵列区和邻近于单元阵列区布置的连接区。多个栅电极层竖直地堆叠在衬底的单元阵列区和连接区上。多个第一半导体图案竖直地布置在单元阵列区中的衬底与栅电极层之间。多个第二半导体图案竖直地布置在连接区中的衬底与栅电极层之间。第一半导体图案和第二半导体图案在衬底上方具有基本上相同的竖直高度。附图说明将从以下结合附图的详细描述中更加清楚地理解本公开的以上和其它方面、特征和优点，其中：图1是根据本公开的示例实施例的竖直存储器装置的示意性平面图；图2至图4是根据本公开的示例实施例的竖直存储器装置的示意性剖视图；图5是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图；图6和图7是根据本公开的其它示例实施例的竖直存储器装置的示意性平面图；图8和图9分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图；图10和图11分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图；图12、图13、图14、图15、图16、图17、图18、图19和图20是示出根据本公开的示例实施例的制造竖直存储器装置的方法的剖视图；图21是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图；以及图22是包括根据本公开的示例实施例的竖直存储器装置的电子器件的框图。具体实施方式下文中，将在下面参照附图描述本公开的示例实施例。图1是根据本公开的示例实施例的竖直存储器装置的示意性平面图。为了便于描述，在去掉了图2的一些组件(例如，省略了第三层间绝缘层170)的情况下示出图1。参照图1，根据示例实施例的竖直存储器装置可包括其上形成有存储器单元的单元阵列区CA、其中存储器单元连接至布线的连接区CE和其上形成外围电路以控制存储器单元的外围电路区PC。图1示出了单元阵列区CA的一部分。如图1所示，连接区CE可布置在单元阵列区CA的一侧，但是连接区CE可布置在单元阵列区CA的相对两侧。可在连接区CE的外部设置外围电路区PC，并且可在外围电路区PC中布置多个电路晶体管210。可在单元阵列区CA和连接区CE中布置栅极堆叠件GS，该栅极堆叠件GS通过公共源极线180在y轴方向上被划分为多个块。栅极堆叠件GS可包括交替地堆叠在衬底上的多个栅电极层和多个模制绝缘层。公共源极线180可从单元阵列区CA延伸至连接区CE。公共源极线180可电连接至衬底。公共源极线180可包括导电材料。例如，公共源极线180可包括钨(W)。可在公共源极线180与栅极堆叠件GS之间布置绝缘层182，并且绝缘层182可使公共源极线180与栅极堆叠件GS的栅电极层电绝缘。绝缘层182可包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或者它们的组合。单元阵列区CA中可布置有穿过栅极堆叠件GS的多个沟道结构CH，并且连接区CE上可布置有多个伪沟道结构DCH以及多个第一接触插塞175a和第二接触插塞175b。例如，栅极堆叠件GS可在连接区CE中形成在x轴方向上延伸并且包括多个台阶层ST的第一台阶结构。第一台阶结构可通过从单元阵列区CA在x轴方向上延伸不同长度的栅电极层和模制绝缘层形成。台阶层ST中的每一个可包括第一焊盘区Pa和第二焊盘区Pb。栅极堆叠件GS可包括多个第一焊盘区Pa和多个第二焊盘区Pb。第一焊盘区Pa中可布置有第一接触插塞175a，第二焊盘区Pb中可布置有第二接触插塞175b。栅极堆叠件GS可在其上部布置有分离绝缘图案150，并且分离绝缘图案150可将设为串选择线的图2的最上面的栅电极层131c划分为两个区。单元阵列区CA可具有布置为沿x轴方向的多列的沟道结构CH。作为示例，图1示出了一对公共源极线180之间的8列沟道结构CH。沟道结构CH可按照z字形布置。沟道结构CH的排列不限于图1所示的方式，而是可按照多种方式修改。在示例实施例中，沟道结构CH的一部分可形成在布置有分离绝缘图案150的区中，并且这种沟道结构CH可为未连接至位线的伪沟道结构。伪沟道结构DCH可布置为邻近于对应的台阶层ST的边缘。伪沟道结构DCH布置为沿x轴方向的四列，如图1所示，但是伪沟道结构DCH的排列方式不限于图1所示的方式。例如，伪沟道结构DCH的一部分可布置为邻近于对应的台阶层ST的边缘，并且伪沟道结构DCH的其余部分可布置在对应的台阶层ST内。沟道结构CH的下方可各自布置有第一半导体图案151。伪沟道结构DCH的下方可各自布置有第二半导体图案152。图2至图4是根据本公开的示例实施例的竖直存储器装置的示意性剖视图。图2是沿着图1的线I-I'截取的剖视图，图3是图2中的虚线指示的区的放大图。图4是沿着图1的线II-II'截取的剖视图。参照图2，多个栅电极层131a、131b和131c可堆叠在衬底101上，并且可在z轴方向上彼此间隔开。栅极堆叠件GS可从单元阵列区CA延伸至连接区CE。单元阵列区CA可具有穿过栅电极层131b和131c的沟道结构CH和布置在沟道结构CH下方的第一半导体图案151。连接区CE可具有穿过栅电极层131b和131c的至少一部分的伪沟道结构DCH和布置在伪沟道结构DCH下方的第二半导体图案152。外围电路区PC可具有电路晶体管210和覆盖电路晶体管210的牺牲层121。形成在外围电路区PC中的牺牲层121可为蚀刻停止层。衬底101可具有在x轴方向和y轴方向上延伸的上表面。衬底101可包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。栅极堆叠件GS的最下面的栅电极层131a可设为地选择线或者下本文档来自技高网...

【技术保护点】
一种竖直存储器装置，包括：衬底，其具有单元阵列区和位于所述单元阵列区的外部的连接区；多个栅电极层，其堆叠在所述衬底的所述单元阵列区和所述连接区上，在所述连接区中形成台阶结构；多个沟道结构，其布置在所述单元阵列区中，在垂直于所述衬底的上表面的方向上延伸，同时穿过所述栅电极层；多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸，同时穿过形成所述台阶结构的所述栅电极层；多个第一半导体图案，其布置在所述沟道结构下方；以及多个第二半导体图案，其布置在所述伪沟道结构下方，其中，所述第一半导体图案和所述第二半导体图案包括多晶半导体材料。

【技术特征摘要】
2016.11.03 KR 10-2016-01456961.一种竖直存储器装置，包括：衬底，其具有单元阵列区和位于所述单元阵列区的外部的连接区；多个栅电极层，其堆叠在所述衬底的所述单元阵列区和所述连接区上，在所述连接区中形成台阶结构；多个沟道结构，其布置在所述单元阵列区中，在垂直于所述衬底的上表面的方向上延伸，同时穿过所述栅电极层；多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸，同时穿过形成所述台阶结构的所述栅电极层；多个第一半导体图案，其布置在所述沟道结构下方；以及多个第二半导体图案，其布置在所述伪沟道结构下方，其中，所述第一半导体图案和所述第二半导体图案包括多晶半导体材料。2.根据权利要求1所述的竖直存储器装置，其中，所述伪沟道结构的直径或宽度大于所述沟道结构的直径或宽度。3.根据权利要求1所述的竖直存储器装置，其中，所述第二半导体图案的直径或宽度大于所述第一半导体图案的直径或宽度。4.根据权利要求1所述的竖直存储器装置，还包括第一层间绝缘层，其布置在所述栅电极层中的最下面的栅电极层与邻近于所述最下面的栅电极层的栅电极层之间。5.根据权利要求4所述的竖直存储器装置，其中，所述第一半导体图案的上表面和所述第二半导体图案的上表面与所述第一层间绝缘层的上表面共面。6.根据权利要求4所述的竖直存储器装置，还包括：第二层间绝缘层，其布置在所述栅电极层中的所述最下面的栅电极层与邻近于所述最下面的栅电极层的所述栅电极层之间的所述第一层间绝缘层上；以及界面绝缘层，其布置在所述第一层间绝缘层与所述第二层间绝缘层之间。7.根据权利要求1所述的竖直存储器装置，其中，所述第一半导体图案和所述第二半导体图案具有不同形状。8.根据权利要求1所述的竖直存储器装置，其中，所述第二半导体图案中的每一个具有在第一方向上延伸的条形，并且共同连接至至少两个伪沟道结构。9.根据权利要求1所述的竖直存储器装置，其中，所述第二半导体图案包括具有在第一方向上延伸的条形的第一图案和具有在与所述第一方向不同的第二方向上延伸的条形的第二图案，并且所述第一图案和所述第二图案分别共同连接至至少两个伪沟道结构。10.根据权利要求1所述的竖直存储器装置，其中，所述衬底还包括：布置在所述连接区的外部的外围电路区；布置在所述外围电路区中的电路晶体管；以及覆盖所述外围电路区中的所述电路晶体管的蚀刻停止层，其中，所述第一半导体图案的上表面和所述第二半导体图案的上表面高于所述蚀刻停止层的上表面。11.根据权利要求1所述的竖直存储器装置，还包括地选择栅极绝缘层，其部分地布置在所述第一半导体图案与所述栅电极层中的最下面的栅电极层之间以及所述第二半导体图案与所述最下面的栅电极层之间。12.一种竖直存储器装置，包括...

【专利技术属性】
技术研发人员：沈载株，曹盛纯，金智慧，辛京准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR