上电复位电路及具有该上电复位电路的半导体存储器装置制造方法及图纸

本发明专利技术提供一种上电复位电路以及具有该上电复位电路的半导体存储器装置。上电复位电路可以包括：参考电压生成电路，其被配置为使用外部输入的外部供给电压来生成参考电压；以及上电复位信号生成电路，其被配置为当外部供给电压增加到设定电平或以上时，通过感测参考电压的电位水平来生成上电复位信号。上电复位信号生成电路可以被配置为当参考电压基于温度变化而改变时控制感测电平以补偿参考电压的改变。

【技术实现步骤摘要】
上电复位电路及具有该上电复位电路的半导体存储器装置相关申请的交叉引用本申请要求于2016年11月24日提交的申请号为10-2016-0157409的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种上电复位电路以及具有该上电复位电路的半导体存储器装置。
技术介绍
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体实现的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是当电源关闭时存储在其中的数据丢失的存储器装置。易失性存储器装置的代表性示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置是即使当电源关闭时存储在其中的数据也被保留的存储器装置。非易失性存储器装置的代表性示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪速存储器可以被分类为NOR型存储器和NAND型存储器。半导体存储器装置配备有用于生成上电复位信号(POR)的上电复位电路。当外部输入的外部供给电压被激活时，上电复位信号被生成，并且内部电路被初始化，从而防止半导体存储器装置发生故障。
技术实现思路
本公开的各个实施例涉及一种能够执行稳定的上电复位操作的上电复位电路以及具有该上电复位电路的半导体存储器装置。本公开的实施例可以提供上电复位电路。上电复位电路可以包括：参考电压生成电路，其被配置为基于外部供给电压生成参考电压；以及上电复位信号生成电路，其被配置为当外部供给电压增加到设定电平或以上时，通过感测参考电压的电位水平来生成上电复位信号，其中当参考电压基于温度变化而改变时，上电复位信号生成电路控制感测电平以补偿参考电压的改变。本公开的实施例可以提供半导体存储器装置。半导体存储器装置可以包括：存储器单元阵列，其包括多个存储器单元；内部电路，其被配置为对存储器单元阵列执行编程操作、读取操作或擦除操作，并且响应于上电复位信号执行初始化操作；以及上电复位电路，其被配置为基于外部供给电压生成上电复位信号，其中上电复位电路基于温度变化通过控制感测电平来生成上电复位信号。附图说明图1是示出根据本公开的实施例的半导体存储器装置的框图。图2是示出根据本公开的实施例的上电复位电路的详细电路图。图3是示出根据本公开的实施例的上电复位电路的详细电路图。图4是示出根据本公开的实施例的上电复位电路的详细电路图。图5是示出包括图1的半导体存储器装置的存储器系统的图。图6是示出图5的存储器系统的示例的图。图7是示出包括参照图6描述的存储器系统的计算系统的图。具体实施方式现在将在下文中参照附图更全面地描述示例实施例；然而，它们可以以不同的形式体现并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达示例实施例的范围。在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，其可以是两个元件之间仅有的元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。在下文中，将参照附图描述实施例。在本文中参照作为实施例和中间结构的示意图的截面图示来描述实施例。这样，作为例如制造技术和/或公差的结果的图示的形状的变化是预期的。因此，实施例不应被解释为限于本文所示的区域的特定形状，而是可以包括由例如制造产生的形状的偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。诸如“第一”和“第二”的术语可以用于描述各种部件，但是它们不应该限制各种部件。这些术语仅用于将一个部件与其它部件区分开。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一种或组合。此外，只要在句子中没有具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包含/包括”或“包含有/包括有”表示存在或可以增加一个或多个部件、步骤、操作和元件。此外，除非另有定义，否则本说明书中所使用的包括技术术语和科学术语的所有术语的含义与相关领域的技术人员通常理解的含义相同。在常用词典中定义的术语的含义应被理解为与它们在相关领域的上下文中被理解的含义一致，并且除非在本说明书中另外明确地定义，否则不应解释为具有理想化或过于正式的含义。还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。此外，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。图1是示出根据本公开的实施例的半导体存储器装置100的框图。参照图1，半导体存储器装置100可以包括存储器单元阵列110、电压供给电路120、页面缓冲器电路130、控制逻辑140和上电复位电路160。存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL联接到电压供给电路120。存储块BLK1至BLKz通过位线BL联接到页面缓冲器电路130。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。更具体地，存储器单元可以是基于电荷捕获装置的非易失性存储器单元。对于多个存储器单元，联接到单个字线的存储器单元可以被定义为单个页面。即，存储器单元阵列110可以由多个页面构成。此外，存储器单元阵列110中的存储块BLK1至BLKz的每一个包括多个存储器串。存储器串的每一个包括串联联接在位线和源极线之间的漏极选择晶体管单元、多个存储器单元和源极选择晶体管单元。在外部供给电压VCCE逐渐增加的电升(power-up)期间，电压供给电路120可以响应于从控制逻辑140输出的控制信号VG_signals被初始化。进一步地，在外部供给电压VCCE达到并保持在一定电平或以上的上电期间，电压供给电路120可以响应于从控制逻辑140输出的控制信号VG_signals将操作电压施加到存储器单元阵列110的字线WL。此外，在外部供给电压VCCE降低到低于一定电平的电降(power-down)期间，电压供给电路120可以响应于从控制逻辑140输出的控制信号VG_signals对字线WL的电位水平放电。页面缓冲器电路130可以联接到存储器单元阵列110的位线BL，并且可以被配置为在编程操作期间通过临时存储外部输入的编程数据来控制位线BL的电位水平，或在读取操作期间通过感测存储在存储器单元阵列110中的数据来将读取数据输出到半导体存储器装置的外部。页面缓冲器电路130可以被配置为包括多个页面缓冲器。在电升期间，页面缓冲器电路130可以响应于从控制逻辑140输出的控制信号PB_signals来初始化。进一步地，在上电期间，页面缓冲器电路130可以被控制为响应于从控制逻辑140输出的控制信号PB_signals来执行诸如编程操本文档来自技高网...

【技术保护点】
一种上电复位电路，其包括：参考电压生成电路，其被配置为基于外部供给电压生成参考电压；以及上电复位信号生成电路，其被配置为当所述外部供给电压增加到设定电平或以上时，通过感测所述参考电压的电位水平来生成上电复位信号，其中当所述参考电压基于温度变化而改变时，所述上电复位信号生成电路控制感测电平以补偿所述参考电压的改变。

【技术特征摘要】
2016.11.24 KR 10-2016-01574091.一种上电复位电路，其包括：参考电压生成电路，其被配置为基于外部供给电压生成参考电压；以及上电复位信号生成电路，其被配置为当所述外部供给电压增加到设定电平或以上时，通过感测所述参考电压的电位水平来生成上电复位信号，其中当所述参考电压基于温度变化而改变时，所述上电复位信号生成电路控制感测电平以补偿所述参考电压的改变。2.根据权利要求1所述的上电复位电路，其中所述参考电压生成电路基于所述温度变化来改变所述参考电压。3.根据权利要求2所述的上电复位电路，其中所述参考电压生成电路包括分配所述外部供给电压的电阻器，并且其中所述电阻器具有基于所述温度变化而变化的电阻值。4.根据权利要求1所述的上电复位电路，其中所述上电复位信号生成电路包括：感测电路，其被配置为通过感测所述参考电压的电位水平来控制内部节点的电位水平；缓冲器，其被配置为通过缓冲所述内部节点的电位水平来生成所述上电复位信号；以及感测参考电压控制电路，其被配置为基于所述温度变化通过控制所述感测电路的感测参考电压来控制所述感测电路的感测电平。5.根据权利要求4所述的上电复位电路，其中所述感测电路包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和所述NMOS晶体管在所述外部供给电压和所述感测参考电压的感测参考节点之间串联联接在所述内部节点处，并且其中所述PMOS晶体管和所述NMOS晶体管被配置为基于所述参考电压来控制所述内部节点的电位水平。6.根据权利要求5所述的上电复位电路，其中所述感测参考电压控制电路包括联接在所述感测参考节点与接地电压之间的电阻器部件，其中所述电阻器部件具有基于所述温度变化而变化的电阻值，从而基于所述温度变化来控制所述感测参考电压。7.根据权利要求5所述的上电复位电路，其中所述感测参考电压控制电路包括：电阻器部件，其联接在所述感测参考节点和接地电压之间；第一开关，其联接在所述外部供给电压和所述感测参考节点之间；以及第二开关，其联接在所述接地电压和所述感测参考节点之间。8.根据权利要求7所述的上电复位电路，其中所述电阻器部件具有基于所述温度变化而变化的电阻值，从而基于所述温度变化来控制所述感测参考电压。9.根据权利要求7所述的上电复位电路，其中所述第一开关响应于所述上电复位信号通过将所述外部供给电压施加到所述感测参考节点来控制所述感测参考节点的电位水平，并且其中所述第二开关响应于所述上电复位信号的反相信号通过将所述接地电压施加到所述感测参考节点来控制所述感测参考节点的电位水平。10.一种半导体存储器装置，其包括：存储器单元阵列，其包括多个存储器单元；内部电路，其被配置为对所述存储器单元阵列执行编程操作、读取操作或擦除操作，并且响应于上电...

【专利技术属性】
技术研发人员：李炫哲，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR