嵌入式闪存的制作方法技术

本发明专利技术涉及嵌入式闪存的制作方法，在基底上的存储区形成有栅极结构，通过在逻辑区和存储区形成导电层并覆盖光刻胶消除了逻辑区和存储区的台阶差，通过光刻胶回刻，暴露出部分导电层，该部分导电层覆盖所述栅极结构的顶部和部分侧墙，将剩余的光刻胶做为光刻胶保护层，刻蚀该部分导电层，从而暴露出栅极结构的顶部和部分侧墙，在栅极结构周围形成了一定厚度的导电层，去除光刻胶保护层后，在逻辑区和存储区都形成了覆盖所述基底的导电层，与现有工艺中通过淀积较厚的多晶硅层并作平坦化处理消除逻辑区和存储区的台阶差的方法相比，减少了工艺流程并可节约成本。

【技术实现步骤摘要】
嵌入式闪存的制作方法
本专利技术涉及半导体
，尤其涉及嵌入式的制作方法。
技术介绍
近年来，随着智能电子产品市场的飞速发展，各类微控制器(microcontrollerunit,MCU)及SoC芯片的使用已经深入到汽车电子、工业控制和医疗产品等日常生活的各个方面。而高性能的MCU或SoC产品都离不开高性能嵌入式闪存(embeddedflash,E-flash)内核的支持。无论是从芯片面积、系统性能和功耗上，还是从制造良率和设计周期上考虑，嵌入式存储器对SoC设计的主导作用都在不断增加。嵌入式闪存是将已有的闪存与现有的逻辑模块从物理或是电学进行结合，提供更多样的性能。闪存(flash)作为一种安全、快速的存储体，以其体积小、容量大、成本低、掉电数据不丢失等一系列优点，成为了嵌入式系统中数据和程序最主要的载体。其中，每个单元由两个晶体管-存储管和选择管(或擦除管)组成的2T嵌入式闪存由于可以通过选择管(或擦除管)将外部干扰(编程串扰，甚至擦除串扰)降低甚至摒除而得到广泛的使用。在现有的嵌入式闪存制造工艺中，在同一基底上往往同时进行存储单元(存储区)、逻辑晶体管(逻辑区)和高压晶体管的工艺，然而，现有工艺通过淀积两次多晶硅层(两次淀积中间通常还包括在逻辑区淀积一氧化层)及化学机械研磨多晶硅层消除逻辑区和存储区的台阶差，之后再刻蚀多晶硅层在逻辑区和存储区形成栅极层，后续再刻蚀该栅极层以形成逻辑区栅极和存储区的选择栅和/或擦除栅。整个工艺流程时间长且成本高昂。
技术实现思路
本专利技术要解决的技术问题是现有工艺在形成逻辑区栅极和存储区的选择栅和/或擦除栅时工艺流程繁琐且成本高的问题。为解决上述问题，本专利技术提供了一种嵌入式闪存的制作方法，包括如下步骤：提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；形成导电层，所述导电层覆盖所述存储区和所述逻辑区；形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及去除所述光刻胶保护层。可选的，所述栅极结构还包括沿所述基底表面依次形成的浮栅、极间介质层以及控制栅。可选的，在所述基底和所述栅极结构之间还形成有栅极氧化层，所述栅极结构位于所述栅极氧化层上方的高度是200nm～250nm。可选的，所述导电层包括多晶硅，所述导电层的厚度是40～60nm。可选的，利用旋涂法形成所述光刻胶层，所述光刻胶层包括正性光刻胶。可选的，去除部分所述光刻胶层利用各向异性干法刻蚀工艺。可选的，去除部分所述光刻胶层利用氧气灰化工艺。可选的，刻蚀所述导电层利用各向异性干法刻蚀工艺。可选的，以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层的步骤包括：使得剩余的所述导电层在所述逻辑区与所述存储区齐平。可选的，所述嵌入式闪存的制作方法还包括：去除所述光刻胶保护层之后，刻蚀所述导电层，形成逻辑区的栅极以及存储区的选择栅和/或擦除栅。利用本专利技术提供的嵌入式闪存的制作方法，利用光刻胶消除了逻辑区和存储区的台阶差，通过光刻胶回刻，暴露出部分导电层，该部分导电层覆盖所述栅极结构的顶部和部分侧墙，将剩余的光刻胶做为光刻胶保护层，刻蚀所述导电层，暴露出所述堆叠栅的顶部和部分侧墙，即在所述栅极结构侧面的基底上，仍然保留一定厚度的所述导电层，去除光刻胶保护层后，在逻辑区和存储区都形成了覆盖所述基底的一定厚度的导电层，该剩余的导电层可以用于后续形成逻辑区的栅极以及存储区的选择栅和/或擦除栅，与现有工艺中通过淀积较厚的多晶硅层及化学机械研磨消除逻辑区和存储区的台阶差再刻蚀多晶硅层的方法相比，减少了工艺流程并可节约成本。附图说明图1是本专利技术实施例的嵌入式闪存的制作方法的流程示意图。图2a至图2f是本专利技术实施例的嵌入式闪存的制作方法各步骤的剖面示意图。附图标记说明：100-基底；110-逻辑区；120-存储区；130-栅极结构；131-硬掩模层；133-侧墙；101-栅极氧化层；102-浅沟槽隔离结构；135-浮栅；137-极间介质层；139-控制栅；140-导电层；150-光刻胶层。具体实施方式以下结合附图和具体实施例对本专利技术的嵌入式闪存的制作方法作进一步详细说明。根据下面的说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。图1是本专利技术实施例的嵌入式闪存的制作方法的流程示意图。如图1所示，本实施例的嵌入式闪存的制作方法包括如下步骤：S1：提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；S2：形成导电层，所述导电层覆盖所述存储区和所述逻辑区；S3：形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；S4：去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；S5：以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及S6：去除所述光刻胶保护层。图2a至图2f是本专利技术实施例的嵌入式闪存的制作方法各步骤的剖面示意图。以下结合图1至图2a至图2f对本实施例的嵌入式闪存的制作方法作更详细的说明。结合图1和图2a，执行步骤S1，提供一基底100，基底100上包括逻辑区110和存储区120，其中，存储区120形成有栅极结构130，栅极结构130包括位于其顶部的硬掩模层131和位于其侧壁的侧墙133。具体的，基底100的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。基底100还可以根据设计需求注入一定的掺杂粒子以改变电学参数。基底100上包括逻辑区110和存储区120，其中，而逻辑区110用于形成逻辑晶体管，在存储区120形成了栅极结构130，存储区110的栅极结构130可以是一个或一个以上，后续用于形成存储单元(cell)。需要说明的是，本实施例重点描述的是介绍在存储区110和逻辑区120形成后续用作形成逻辑晶体管的栅极以及选择管和擦除管的栅极的栅极层的方法，因此，步骤S1的基底100上，已经形成了栅极结构130，并且，可以认为在基底100上已经完成了但不限于下列工艺步骤：在基底100上已形成有隔离沟道，并且在基底100上进行了阱注入(例如深N阱注入)、其他离子注入(例如调整阈值电压的离子注入)及退火等步骤，但是，本领域技术人员应当理解，为使得图示能清楚的表达本申请的核心思想，图中仅以示意图的形式表示了逻辑区110和存储区120，但这并不代表本专利技术涉及的嵌入式闪存的制作方法仅包括这些部分或步骤，公知的闪存结构和工艺步骤也可包含在其中。本实施例中，基底100上形成有浅沟槽隔离结构102(STI)，用于在逻辑区110与存储区120之间以及存储单元之间形成隔离。浅沟槽隔离结构102包括隔离介质例如二本文档来自技高网...

【技术保护点】
一种嵌入式闪存的制作方法，其特征在于，包括：提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；形成导电层，所述导电层覆盖所述存储区和所述逻辑区；形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及去除所述光刻胶保护层。

【技术特征摘要】
1.一种嵌入式闪存的制作方法，其特征在于，包括：提供一基底，所述基底上包括逻辑区和存储区，所述存储区形成有栅极结构，所述栅极结构包括位于其顶部的硬掩模层和位于其侧壁的侧墙；形成导电层，所述导电层覆盖所述存储区和所述逻辑区；形成光刻胶层，所述光刻胶层覆盖所述导电层，并且所述光刻胶层的表面平行于所述基底表面；去除部分所述光刻胶层，暴露出部分所述导电层，所述部分导电层覆盖所述硬掩模层和部分所述侧墙；以剩余的所述光刻胶层作为光刻胶保护层，刻蚀所述导电层，暴露出所述硬掩模层和部分所述侧墙；以及去除所述光刻胶保护层。2.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，所述栅极结构还包括沿所述基底表面依次形成的浮栅、极间介质层以及控制栅。3.如权利要求1所述的嵌入式闪存的制作方法，其特征在于，在所述基底和所述栅极结构之间还形成有栅极氧化层，所述栅极结构位于所述栅极氧化层上方的高度是200～250nm。4.如权利要求1所述的嵌入式闪存的制作方法...

【专利技术属性】
技术研发人员：张超然，李赟，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42