半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该制作半导体元件的方法，首先提供一基底，然后形成一栅极结构于该基底上，形成一硬掩模于基底及栅极结构上，图案化硬掩模以形成多个沟槽暴露出部分基底表面，之后再形成垫高外延层于该多个沟槽内。

Semiconductor components and their fabrication methods

The invention discloses a semiconductor component and a manufacturing method thereof. The method of making semiconductor components first provides a substrate, and then forms a grid structure on the substrate, forming a hard mask on the substrate and the grid structure. A patterned hard mask is patterned to form a plurality of grooves to expose a portion of the substrate surface, and then a high layer epitaxial layer is formed in the plurality of grooves.

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种于基底与栅极结构上形成图案化硬掩模暴露部分基底并于所暴露出的基底表面形成垫高外延层的方法。
技术介绍
为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selectiveepitaxialgrowth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicongermanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(latticeconstant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carriermobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。然而，现今以外延成长方式形成外延层的过程中对阻值的平衡以及抑制短通道效应(shortchanneleffect,SCE)等方面仍不尽理想。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。
技术实现思路
本专利技术较佳实施例公开一种制作半导体元件的方法。首先提供一基底，然后形成一栅极结构于该基底上，形成一硬掩模于基底及栅极结构上，图案化硬掩模以形成多个沟槽暴露出部分基底表面，之后再形成垫高外延层于该多个沟槽内。本专利技术另一实施例公开一种半导体元件，其主要包含一栅极结构沿着一第一方向延伸并设置于一基底上，以及多个垫高外延层沿着一第二方向延伸设于基底上并设于栅极结构两侧。在本实施例中，基底包含一第一半导体层、一绝缘层设于第一半导体层上以及一第二半导体层设于绝缘层上。附图说明图1为本专利技术较佳实施例制作一半导体元件的立体示意图；图2为图1中沿着切线AA’的剖面示意图；图3为接续图1制作半导体元件的立体示意图；图4为图3中沿着切线BB’的剖面示意图；图5为接续图3制作半导体元件的立体示意图；图6为图5中沿着切线CC’与切线DD’的剖面示意图；图7为接续图5制作半导体元件的立体示意图；图8为图7中沿着切线EE’与切线FF’的剖面示意图；图9为接续图7制作半导体元件的立体示意图；图10为图9中沿着切线GG’与切线HH’的剖面示意图；图11为接续图9制作半导体元件的立体示意图；图12为图11中沿着切线II’与切线JJ’的剖面示意图；图13为本专利技术一实施例的半导体元件的剖面示意图。主要元件符号说明12基底14第一半导体层16绝缘层18第二半导体层20栅极结构22栅极介电层24栅极材料层26硬掩模28第一间隙壁30硬掩模32图案化硬掩模34沟槽36垫高外延层38轻掺杂漏极40斜角离子注入42第二间隙壁44硅化金属层46层间介电层48接触插塞50源极/漏极区域52高介电常数介电层54功函数金属层56低阻抗金属层58硬掩模具体实施方式请参照图1至图12，图1至图12则为本专利技术较佳实施例制作一半导体元件的制作工艺示意图。首先请参照图1至图2，图1为本专利技术较佳实施例制作一半导体元件的立体示意图，图2则为图1中沿着切线AA’的剖面示意图。如图1至图2所示，首先提供一基底12，且基底12上较佳定义有一主动区域。在本实施例中，基底12较佳为一由硅覆绝缘(silicon-on-insulator,SOI)基底所构成的半导体基底，其中基底12主要包含一第一半导体层14、一绝缘层16设于第一半导体层14上以及一第二半导体层18设于绝缘层16上。更具体而言，第一半导体层14与第二半导体层18可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的群组，设置于第一半导体层14与第二半导体层18之间的绝缘层16较佳包含二氧化硅(SiO2)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本专利技术的其他实施例，基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本专利技术所涵盖的范围。然后形成一栅极结构20于基底12上。在本实施例中，形成栅极结构20的方式可依序形成一栅极介电层22、一栅极材料层24以及一硬掩模26于基底12上，并利用一图案化光阻(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤去除部分硬掩模26、部分栅极材料层24与部分栅极介电层22，然后剥除图案化光阻，以于主动区上形成由图案化的栅极介电层22、图案化的栅极材料层24以及图案化的硬掩模26所构成的栅极结构20。在本实施例中，栅极介电层22可包含二氧化硅、氮化硅(SiN)或高介电常数(highdielectricconstant,high-k)材料，栅极材料层24可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料，而硬掩模26可选自由二氧化硅、氮化硅、碳化硅(SiC)以及氮氧化硅(SiON)所构成的群组。然后在栅极结构20侧壁形成至少一第一间隙壁28，例如一偏位间隙壁。在本实施例中，第一间隙壁28较佳为单一间隙壁，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。除此之外，依据本专利技术一实施例，第一间隙壁28又可依据制作工艺需求为一复合式间隙壁，例如又可细部包含一第一子间隙壁(图未示)与第二子间隙壁(图未示)，第一子间隙壁与第二子间隙壁的其中一者的剖面可呈现L型或I型，第一子间隙壁与第二子间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。以下制作工艺均以第一间隙壁28为单一间隙壁的实施例进行说明。请接着参照图3至图4，图3为接续图1制作半导体元件的立体示意图，图4则为图3中沿着切线BB’的剖面示意图。如图3至图4所示，然后形成一硬掩模30覆盖基底12与栅极结构20上，其中硬掩模30较佳全面性覆盖并接触第二半导体层18表面、栅极结构20上表面以及第一间隙壁28表面。在本实施例中，硬掩模30较佳由介电材料所构成，其可包含二氧化硅、氮化硅、碳化硅(SiC)、氮氧化硅(SiON)或其组合，但不局限于此。请接着参照图5至图6，图5为接续图3制作半导体元件的立体示意图，图6上半部为图5中沿着切线CC’的剖面示意图，而图6下半部则为图5中沿着切线DD’的剖面示意图。如图5至图6所示，然后对硬掩模30进行一图案转移制作工艺，例如可先形成一图案化光阻(图未示)于硬掩模30上，接着利用图案化光阻为掩模去除部分硬掩模30以形成一图案化硬掩模32，并同时形成多个沟槽34暴露出部分第二半导体层18表面。请接着参照图7至图8，图7为接续图5制作半导体元件的立体示意图，图8上半部为图7中沿着切线EE’的剖面示意图，图8下半部则为图7中沿着切线FF’的剖面示意图。如图7至图8所示，随后进行一成长制作工艺，例如可利用一选择性外延成长制作工艺形成多个垫高外延层36于图案化硬掩模32的沟槽34内。更具体而言，垫高外延层36较佳形成于所有被沟槽34所暴露出的第二半导体层18表面并沿着沟槽34的形状填满沟槽34，因此由图7的立体图来看所形成的多个垫高外延层36较佳为多个长条状的垫高外延层36延伸于栅极结构2本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底；形成一栅极结构于该基底上；形成一硬掩模于该基底及该栅极结构上；图案化该硬掩模以形成多个沟槽暴露出部分该基底；以及形成垫高外延层于该多个沟槽内。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底；形成一栅极结构于该基底上；形成一硬掩模于该基底及该栅极结构上；图案化该硬掩模以形成多个沟槽暴露出部分该基底；以及形成垫高外延层于该多个沟槽内。2.如权利要求1所述的方法，其中该基底包含：第一半导体层；绝缘层设于该第一半导体层上；以及第二半导体层设于该绝缘层上。3.如权利要求2所述的方法，其中该垫高外延层的侧壁以及该第二半导体层的上表面包含一直角。4.如权利要求2所述的方法，另包含于形成该硬掩模之前形成一第一间隙壁于该栅极结构旁。5.如权利要求4所述的方法，另包含：在形成该垫高外延层之后去除该硬掩模；注入离子至该垫高外延层中以形成一轻掺杂漏极；以及形成一第二间隙壁于该第一间隙壁旁并设于该垫高外延层上。6.如权利要求5所述的方法，另包含注入离子至该垫高外延层及该第二半导体层中以形成该轻掺杂漏极。7.如权利要求1所述的方法，另包含形成一硅化金属层于该垫高外延层的上表面及侧壁。8.如权利要求1所述的方法，另包含形成一硅化金属层于该垫高外延层的上表面及侧壁以及该基底的上表面。9.如权利要求1所述的方法，其中该垫高外延层的下表面切齐该栅极结构的下表面。10.如权利要求1所述的方法，其中该栅极结构沿着一第一方向延伸于该基底上，...

【专利技术属性】
技术研发人员：何万迅，邢溯，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71