半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法。该制作半导体元件的方法，首先提供一基底，然后形成一栅极结构于该基底上，形成一硬掩模于基底及栅极结构上，图案化硬掩模以形成多个沟槽暴露出部分基底表面，之后再形成垫高外延层于该多个沟槽内。

Semiconductor components and their fabrication methods

The invention discloses a semiconductor component and a manufacturing method thereof. The method of making semiconductor components first provides a substrate, and then forms a grid structure on the substrate, forming a hard mask on the substrate and the grid structure. A patterned hard mask is patterned to form a plurality of grooves to expose a portion of the substrate surface, and then a high layer epitaxial layer is formed in the plurality of grooves.

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种于基底与栅极结构上形成图案化硬掩模暴露部分基底并于所暴露出的基底表面形成垫高外延层的方法。
技术介绍
为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selectiveepitaxialgrowth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicongermanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(latticeconstant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carriermobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。然而，现今以外延成长方式形成外延层的过程中对阻值的平衡以及抑制短通道效应(shortchanneleffect,SCE)等方面仍不尽理想。本文档来自技高网...

【技术保护点】
一种制作半导体元件的方法，包含：提供一基底；形成一栅极结构于该基底上；形成一硬掩模于该基底及该栅极结构上；图案化该硬掩模以形成多个沟槽暴露出部分该基底；以及形成垫高外延层于该多个沟槽内。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底；形成一栅极结构于该基底上；形成一硬掩模于该基底及该栅极结构上；图案化该硬掩模以形成多个沟槽暴露出部分该基底；以及形成垫高外延层于该多个沟槽内。2.如权利要求1所述的方法，其中该基底包含：第一半导体层；绝缘层设于该第一半导体层上；以及第二半导体层设于该绝缘层上。3.如权利要求2所述的方法，其中该垫高外延层的侧壁以及该第二半导体层的上表面包含一直角。4.如权利要求2所述的方法，另包含于形成该硬掩模之前形成一第一间隙壁于该栅极结构旁。5.如权利要求4所述的方法，另包含：在形成该垫高外延层之后去除该硬掩模；注入离子至该垫高外延层中以形成一轻掺杂漏极；以及形成一第二间隙壁于该第一间隙壁旁并设于该垫高外延层上。6.如权利要求5所述的方法，另包含注入离子至该垫高外延层及该第二半导体层中以形成该轻掺杂漏极。7.如权利要求1所述的方法，另包含形成一硅化金属层于该垫高外延层的上表面及侧壁。8.如权利要求1所述的方法，另包含形成一硅化金属层于该垫高外延层的上表面及侧壁以及该基底的上表面。9.如权利要求1所述的方法，其中该垫高外延层的下表面切齐该栅极结构的下表面。10.如权利要求1所述的方法，其中该栅极结构沿着一第一方向延伸于该基底上，...

【专利技术属性】
技术研发人员：何万迅，邢溯，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71