半导体结构及其形成方法、测量电容的方法技术

本发明专利技术提供一种半导体结构及其形成方法、测量电容的方法，其中半导体结构包括：基底，基底包括器件区和隔离区位于器件区基底表面的第一栅极结构；分别位于第一栅极结构两侧的器件区衬底中的第一轻掺杂源区和第一轻掺杂漏区；位于器件区第一轻掺杂源区中的第一源区；位于第一轻掺杂漏区中的第一漏区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二源区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接。所述形成方法能够对第一轻掺杂漏区与第一晶体管沟道之间的电容进行测量。

【技术实现步骤摘要】
半导体结构及其形成方法、测量电容的方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法、测量电容的方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。晶体管的结构包括：衬底；位于衬底上的栅极结构；位于所述栅极结构两侧衬底中的源漏掺杂区，所述源漏掺杂区之间的衬底形成晶体管沟道。为了减小晶体管沟道与漏区之间的接触电阻，在栅极结构两侧的衬底中具有轻掺杂区，所述轻掺杂区与晶体管沟道之间具有重叠区。轻掺杂区与晶体管沟道之间重叠区的大小对晶体管的性能具有重要影响。如果所述重叠区过小，容易使晶体管沟道与源漏掺杂区之间的电阻过大，从而导致晶体管的开启电流过大；如果所述重叠区过大，容易导致晶体管沟道与源漏掺杂区之间的寄生电容过大，容易使晶体管在承受高平交流电的情况下，晶体管沟道与源漏掺杂区之间的阻抗过小，从而晶体管接高频交流电源时，容易导致晶体管沟道与源漏掺杂区之间发生短路，因此，即使所述交流电源的电压未达到所述晶体管的开启电压，所述晶体管也容易导通。综上，需要对所述重叠区尺寸进行测量和控制。要对所述重叠区尺寸进行控制，就需要对晶体管沟道与轻掺杂区之间的电容进行测量。然而，现有技术很难对晶体管沟道与轻掺杂区之间的电容进行测量。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法、测量电容的方法，能够对晶体管沟道与轻掺杂区之间的电容进行测量。为解决上述问题，本专利技术提供一种半导体结构，包括：基底，所述基底包括器件区和隔离区；位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离区基底中的隔离层；位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。可选的，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中。可选的，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。可选的，所述第一栅极结构横跨所述第一鳍部；所述第一源区和第一漏区分别位于所述第一鳍部中；所述第二栅极结构沿垂直于所述第二鳍部的方向横跨所述隔离层，所述第一源区位于所述第二栅极结构一侧的第二鳍部中。可选的，所述器件区包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区两侧。可选的，所述第一晶体管的个数为一个或多个；所述第二晶体管的个数为一个或多个。可选的，所述第二晶体管还包括：分别位于所述第二栅极结构两侧基底中的第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第二轻掺杂漏区中，所述第二轻掺杂漏区与所述第二轻掺杂源区中具有轻掺杂离子。可选的，还包括：位于所述器件区和隔离区基底上的介质层，所述第一漏插塞和第二漏插塞位于所述介质层中。可选的，所述第一栅极结构下方基底中具有沟道掺杂离子；所述第一轻掺杂漏区以及所述第一轻掺杂源区中具有轻掺杂离子，所述轻掺杂离子与所述沟道掺杂离子的导电类型不同。可选的，所述隔离层的材料为氧化硅、氮氧化硅或氮化硅。相应的，本专利技术还提供一种测量电容的方法，包括：提供第一半导体结构，在所述第一半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第一比值；提供第二半导体结构，在所述第二半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第二比值，所述第二比值与所述第一比值不相同；获取第一电容，所述第一电容为所述第一半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第一电容为所述第一半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；获取第二电容，所述第二电容为所述第二半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第二电容为所述第二半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；根据所述第一电容、第二电容、所述第一比值和第二比值获取第一半导体结构或第二半导体结构中，第一轻掺杂漏区与所述第一栅极结构下方基底之间的单位沟道宽度电容。可选的，所述第一半导体结构和所述第二半导体结构包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；所述第一电容为第一半导体结构中第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中第二源插塞与所述第二漏插塞之间的电容；获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第二电容；还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2，获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：2*M1*D1*Cmg+2*N1*(D1*Cmg+H1*Cov)＝C1；2*M2*D2*Cmg+2*N2*(D2*Cmg+H2*Cov)＝C2；其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。可选的，所述第一半导体结构和第二半导体结构包括：连接所述第一栅极结构和第二栅极结构的栅极导电结构；所述第一电容为第一半导体结构中栅极导电结构与第一插塞之间的电容，所述第二电容为第二半导体结构中栅极导电结构与第一插塞之间的电容；获取所述第一电本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：基底，所述基底包括器件区和隔离区；位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离区基底中的隔离层；位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括器件区和隔离区；位于所述器件区的第一晶体管，所述第一晶体管包括：位于所述器件区基底表面的第一栅极结构；分别位于所述第一栅极结构两侧的器件区基底中的第一轻掺杂源区和第一轻掺杂漏区；位于所述第一轻掺杂漏区中的第一漏区；位于器件区第一轻掺杂源区中的第一源区；连接所述第一漏区的第一漏插塞；连接所述第一源区的第一源插塞；位于所述隔离区基底中的隔离层；位于所述隔离区的第二晶体管，所述第二晶体管包括：位于所述隔离层表面的第二栅极结构，所述第二栅极结构与所述第一栅极结构电相连；位于所述第二栅极结构一侧基底中的第二漏区；连接所述第二漏区的第二漏插塞，所述第二漏插塞与所述第一漏插塞电连接；第二源结构或栅极导电结构，所述第二源结构包括第二源区和第二源插塞，所述第二源区位于所述第二栅极结构另一侧的隔离区基底中，所述第二源区与第二源插塞连接，所述第二源插塞与所述第一源插塞电连接，所述栅极导电结构与所述第一栅极结构和第二栅极结构电连接。2.如权利要求1所述的半导体结构，其特征在于，所述基底包括：衬底；位于所述器件区衬底上的第一鳍部；位于所述隔离区衬底上的第二鳍部，所述第二鳍部中具有开口，所述隔离层位于所述开口中。3.如权利要求2所述的半导体结构，其特征在于，所述第一鳍部的个数为一个或多个；所述第二鳍部的个数为一个或多个。4.如权利要求2所述的半导体结构，其特征在于，所述第一栅极结构横跨所述第一鳍部；所述第一源区和第一漏区分别位于所述第一鳍部中；所述第二栅极结构沿垂直于所述第二鳍部延伸方向的方向横跨所述隔离层，所述第一源区位于所述第二栅极结构一侧的第二鳍部中。5.如权利要求1所述的半导体结构，其特征在于，所述器件区包括第一器件区和第二器件区，所述第一器件区和第二器件区分别位于所述隔离区两侧。6.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管的个数为一个或多个；所述第二晶体管的个数为一个或多个。7.如权利要求1所述的半导体结构，其特征在于，所述第二晶体管还包括：分别位于所述第二栅极结构两侧基底中的第二轻掺杂源区和第二轻掺杂漏区，所述第二漏区位于所述第二轻掺杂漏区中，所述第二轻掺杂漏区与所述第二轻掺杂源区中具有轻掺杂离子。8.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述器件区和隔离区基底上的介质层，所述第一漏插塞和第二漏插塞位于所述介质层中。9.如权利要求1所述的半导体结构，其特征在于，所述第一栅极结构下方基底中具有沟道掺杂离子；所述第一轻掺杂漏区以及所述第一轻掺杂源区中具有轻掺杂离子，所述轻掺杂离子与所述沟道掺杂离子的导电类型不同。10.如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料为氧化硅、氮氧化硅或氮化硅。11.一种测量电容的方法，其特征在于，包括：提供第一半导体结构，所述第一半导体结构包括如权利要求1所述的半导体结构，在所述第一半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第一比值；提供第二半导体结构，所述第二半导体结构包括如权利要求1所述的半导体结构，在所述第二半导体结构中，所述第一晶体管的个数与第二晶体管的个数的比值为第二比值，所述第二比值与所述第一比值不相同；获取第一电容，所述第一电容为所述第一半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第一电容为所述第一半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；获取第二电容，所述第二电容为所述第二半导体结构中第一漏插塞与所述第一源插塞之间的电容，或者所述第二电容为所述第二半导体结构中所述第一漏插塞与所述栅极导电结构之间的电容；根据所述第一电容、第二电容、所述第一比值和第二比值获取第一半导体结构或第二半导体结构中，第一轻掺杂漏区与所述第一栅极结构下方基底之间的单位沟道宽度电容。12.如权利要求11所述的测量电容的方法，其特征在于，所述第一半导体结构和所述第二半导体结构包括：位于所述隔离区基底中的第二源区，所述第二源区与所述第二漏区分别位于所述第二栅极结构两侧；连接所述第二源区的第二源插塞，所述第二源插塞与所述第一源插塞电连接；所述第一电容为第一半导体结构中第一源插塞与所述第一漏插塞之间的电容，所述第二电容为第二半导体结构中第二源插塞与所述第二漏插塞之间的电容；获取所述第一电容的步骤包括：对第一半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一源插塞和第一漏插塞之间的电容进行测量，获取第二电容；所述的测量电容的方法还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2；获取单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：2*M1*D1*Cmg+2*N1*(D1*Cmg+H1*Cov)＝C1；2*M2*D2*Cmg+2*N2*(D2*Cmg+H2*Cov)＝C2；其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极结构延伸方向上的尺寸；D1为第一半导体结构中所述第一漏插塞在所述第一栅极结构延伸方向上的尺寸，H1为第一半导体结构中第一轻掺杂漏区在所述第一栅极结构延伸方向上的尺寸；D2为所述第二半导体结构中第二漏插塞在所述第二栅极结构延伸方向上的尺寸，H2为所述第二半导体结构中第二轻掺杂漏区在所述第二栅极结构延伸方向上的尺寸。13.如权利要求11所述的测量电容的方法，其特征在于，所述第一半导体结构和第二半导体结构包括：连接所述第一栅极结构和第二栅极结构的栅极导电结构；所述第一电容为第一半导体结构中栅极导电结构与第一插塞之间的电容，所述第二电容为第二半导体结构中栅极导电结构与第一插塞之间的电容；获取所述第一电容的步骤包括：对第一半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第一电容；获取所述第二电容的步骤包括：对第二半导体结构中第一漏插塞和栅极导电结构之间的电容进行测量，获取第二电容；还包括：获取所述第一半导体结构中第二晶体管的个数M1，所述第一半导体结构中第一晶体管的个数N1；获取所述第二半导体结构中第二晶体管的个数M2，所述第二半导体结构中第一晶体管的个数N2；获取所述单位沟道宽度电容的步骤包括：根据第一电容等式和第二电容等式获取所述单位沟道宽度电容Cov：M1*D1*Cmg+N1*(D1*Cmg+H1*Cov)＝C1；M2*D2*Cmg+N2*(D2*Cmg+H2*Cov)＝C2；其中，C1为所述第一电容，C2为所述第二电容，Cov为所述单位沟道宽度电容，所述单位沟道宽度电容为所述第一轻掺杂漏区与第一栅极结构下方基底之间的电容与第一轻掺杂漏区的宽度之间的比值，所述第一轻掺杂漏区的宽度为第一轻掺杂漏区在第一栅极结构延伸方向上的尺寸；Cmg为单位插塞电容，所述单位插塞电容为所述第一漏插塞与第一栅极结构之间的寄生电容与第一漏插塞的宽度之间的比值，所述第一漏插塞的宽度为第一漏插塞在第一栅极...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31