半导体装置及制造半导体装置的方法制造方法及图纸

一种半导体装置包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。所述第一接触插塞与所述第二接触插塞之间的间隔可为约10nm或小于10nm。

Semiconductor devices and methods of making semiconductor devices

A semiconductor device includes a substrate having an active region; a gate structure is disposed in the active region; source / drain region, on one side of the gate structure is disposed in the active region; the first interlayer insulating layer and a two interlayer insulating layer are sequentially arranged in the pole structure and the source of the gate / drain region; a first contact plug, passes through the first interlayer insulating layer is connected to the source / drain region; second contact plug, passes through the first interlayer insulating layer and the second interlayer insulating layer is connected to the first metal gate structure; line, set in the second interlayer insulating layer, and a metal hole, the metal hole and connected to the insulating layer of the first contact plug in the second layer; and second metal lines arranged on the second interlayer insulating layer, and straight The joint is connected to the second contact plug. The interval between the first contact plug and the second contact plug may be about 10nm or less than 10nm.

【技术实现步骤摘要】
半导体装置及制造半导体装置的方法相关申请的交叉参考本申请主张2016年10月5日在韩国知识产权局提出申请的第10-2016-0128352号韩国专利申请的优先权，所述韩国专利申请的公开内容全文并入本文供参考。
本公开涉及半导体装置及其制造方法。
技术介绍
随着对高性能、高速度及/或多功能的半导体装置的需求增加，半导体装置的集成度变得更高。当制造具有具高集成度的微图案的半导体装置时，需要实现具有微宽度或微距离的微图案。此外，为克服平面金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，MOSFET)的限制，已开发出包括鳍型场效晶体管(finfieldeffecttransistor，FinFET)的半导体装置，所述鳍型场效晶体管具有三维结构的沟道。当为了满足鳍型场效晶体管的要求而减小半导体装置的尺寸时，其各接触插塞之间的间隔可能减小，且因此所述接触插塞之间可发生短路。另外，将金属线连接到接触插塞的金属通孔可能会引起接触缺陷，例如通孔开路(viaopen)。
技术实现思路
本公开的示例性实施例提供一种可按比例缩小的同时可防止各接触插塞之间发生短路的半导体装置，以及一种制造所述半导体装置的方法。根据本公开的示例性实施例，一种半导体装置可包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。根据本公开的示例性实施例，一种半导体装置可包括：衬底；栅极结构，设置在所述衬底上；源极/漏极区，设置在所述栅极结构的一侧；第一接触插塞，连接到所述源极/漏极区，且相对于所述衬底的上表面在大体垂直方向上形成；第二接触插塞，连接到所述栅极结构，且相对于所述衬底的所述上表面在大体垂直方向上形成；以及第一金属线及第二金属线，分别连接到所述第一接触插塞及所述第二接触插塞，并设置在第一水平高度上。所述第一接触插塞及所述第二接触插塞中的一者的上表面可设置在所述第一水平高度上且直接连接到所述第一金属线及所述第二金属线中的一者，且所述第一接触插塞及所述第二接触插塞中的另一者的上表面可设置在比所述第一水平高度低的第二水平高度上，并且通过金属通孔连接到所述第一金属线及所述第二金属线中的另一者。根据本公开的示例性实施例，一种制造半导体装置的方法可包括：制备衬底，所述衬底具有栅极结构及在所述栅极结构的一侧形成的源极/漏极区；在所述衬底上的所述栅极结构及所述源极/漏极区之上形成第一层间绝缘层；形成穿过所述第一层间绝缘层连接到所述源极/漏极区的第一接触插塞；在所述第一层间绝缘层及所述第一接触插塞上形成第二层间绝缘层；形成穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构的第二接触插塞；以及在所述第二层间绝缘层上形成第一金属线及第二金属线，所述第一金属线通过在所述第二层间绝缘层中形成的金属通孔连接到所述第一接触插塞，所述第二金属线连接到所述第二接触插塞。根据本公开的示例性实施例，一种半导体装置可包括：衬底；栅极结构及源极/漏极区，设置在所述衬底上；第一层间绝缘层，设置在所述栅极结构及所述源极/漏极区之上；第一接触插塞，设置在所述第一层间绝缘层中以连接所述源极/漏极区，所述第一接触插塞的顶表面及所述第一层间绝缘层的顶表面处于第一水平高度；第二层间绝缘层，设置在所述第一层间绝缘层上；第二接触插塞，设置在所述第一层间绝缘层及所述第二层间绝缘层中以连接所述栅极结构，所述第二接触插塞的顶表面及所述第二层间绝缘层的顶表面处于比所述第一水平高度高的第二水平高度；第一金属线，设置在所述第二层间绝缘层上，所述第一金属线包括金属通孔，所述金属通孔设置在所述第二层间绝缘层中以连接所述第一接触插塞，所述金属通孔的顶表面处于所述第二水平高度；以及第二金属线，设置在所述第二层间绝缘层上，以在所述第二水平高度处直接连接所述第二接触插塞。附图说明从下面结合附图的详细描述，将更清楚地理解本公开的以上特征及其他特征，在附图中：图1是根据本公开示例性实施例的半导体装置的布局。图2A及图2B是分别沿图1所示线I1-I1’及I2-I2’所截取的截面视图。图2C是沿图1所示线II-II’所截取的截面视图。图3、图4、图5、图6、图7、图8、图9、图10A、图11A、图12A、图13A、图14A及图15A是说明根据本公开示例性实施例制造半导体装置的方法的透视图。图10B、图10C、图11B、图11C、图12B、图13B、图14B及图15B是说明根据本公开示例性实施例制造半导体装置的方法的截面视图。图16是根据本公开示例性实施例的半导体装置的截面视图。图17是根据本公开示例性实施例的半导体装置的布局。图18是根据本公开示例性实施例的半导体装置的截面视图。图19是根据本公开示例性实施例包括半导体装置的静态随机存取存储器(staticrandomaccessmemory，SRAM)单元的电路图。图20是根据本公开示例性实施例包括半导体装置的存储装置的框图。由于图1至图20中的图式旨在用于说明目的，因而图式中的元件未必是按比例绘制。举例来说，为清楚起见，可放大或扩大所述元件中的某些元件。具体实施方式图1是根据本公开示例性实施例的半导体装置的布局。图2A及图2B是分别沿图1所示线I1-I1’及I2-I2’所截取的截面视图。图2C是沿图1所示线II-II’所截取的截面视图。参照图1及图2C，半导体装置100可包括具有三个鳍型有源区FA的衬底101。所述三个鳍型有源区FA可在第一方向(例如，X方向)上延伸，且可在第二方向(例如，Y方向)上排列并间隔开。衬底101可具有在X方向及Y方向上延伸的上表面。衬底101可包含半导体(例如硅(Si)或锗(Ge))或化合物半导体(例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)或磷化铟(InP))。在本公开的示例性实施例中，衬底101可具有绝缘体上硅(silicononinsulator，SOI)结构。衬底101可包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的衬底。设置在衬底101上的三个鳍型有源区FA的下部部分的侧壁可被装置分隔件107覆盖，且所述三个鳍型有源区FA可在与衬底101的上表面(其位于X-Y平面上)垂直的方向上(例如在Z方向上)向上突出穿过装置分隔件107。在图2A及图2B中，所述三个鳍型有源区FA中的每一者的底部水平高度(bottomlevel)可由虚线BL表示。装置分隔件107可被形成用于限制及/或界定衬底101的有源区，例如鳍型有源区FA。如图2A及图2B中所示，源极/漏极区110可具有凸起源极/漏极(raisedsource/drai本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。

【技术特征摘要】
2016.10.05 KR 10-2016-01283521.一种半导体装置，其特征在于，包括：衬底，具有有源区；栅极结构，设置在所述有源区上；源极/漏极区，在所述栅极结构的一侧设置在所述有源区中；第一层间绝缘层及第二层间绝缘层，依序设置在所述栅极结构及所述源极/漏极区上；第一接触插塞，穿过所述第一层间绝缘层连接到所述源极/漏极区；第二接触插塞，穿过所述第一层间绝缘层及所述第二层间绝缘层连接到所述栅极结构；第一金属线，设置在所述第二层间绝缘层上，且具有金属通孔，所述金属通孔设置在所述第二层间绝缘层中且连接到所述第一接触插塞；以及第二金属线，设置在所述第二层间绝缘层上，且直接连接到所述第二接触插塞。2.根据权利要求1所述的半导体装置，其特征在于，还包括蚀刻终止层，所述蚀刻终止层设置在所述第一层间绝缘层与所述第二层间绝缘层之间。3.根据权利要求2所述的半导体装置，其特征在于，所述蚀刻终止层包含氮化铝。4.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞包含连接到所述源极/漏极区的金属硅化物层。5.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞各自包含钨、钴、其合金或其组合。6.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞及所述第二接触插塞中的每一者包括设置在其侧表面及下表面上的导电阻挡层。7.根据权利要求6所述的半导体装置，其特征在于，所述导电阻挡层包含以下中的至少一者：氮化钛、氮化钽、氮化铝、氮化钨及其组合。8.根据权利要求1所述的半导体装置，其特征在于，还包括间隔壁，所述间隔壁沿所述第一接触插塞及所述第二接触插塞中的每一者的侧表面设置。9.根据权利要求8所述的半导体装置，其特征在于，所述间隔壁包含氮化硅或氧化硅。10.根据权利要求1所述的半导体装置，其特征在于，所述第一接触插塞与所述第二接触插塞之间的间隔为10nm或小于10nm。11.根据权利要求1所述的半导体装置，其特征在于，所述第一金属线及所述第二金属线各自包含铜或含铜的合金。12.根据权利要求1所述的半导体装置，其特征在于，所述第一金属线及所述金属通孔相互集成在一起。13.根据权利要求1所述的半导体装置，其特征在于，所述有源区具有从所述衬底向上突出并在第一方向上延伸的鳍型有源区，且所述栅极结构设置成在与处于所述第一方向上的所述鳍型有源区交叉的第二方向上延伸，并且所述源极/漏极区在所述栅极结构的一侧形成在所述鳍型有源区中。14.根据权利要求13所述的半导体装置，其特征在于，所述鳍型有源区提供为多个鳍型有源区，且所述源极/漏极区与相邻的一个或多个源极/漏极区合并。15.根据权利要求14所述的半导体装置，其特征在于，所述第二接触插塞在所述合并的源极/漏极区之上形成为具有棒形状。16.一种半导体装置，其特征在于，包括：衬底；栅极结构，设置在所述衬底上；源极/漏极区，设置在所述栅极结构的一侧；第一接触插塞，连接到所述源极/漏极区，且相对于所述衬底的上表面在大体垂直方向上形成；第二接触插塞，连接到所述栅极结构，且相对于所述衬底的所述上表面在所述大体垂直方向上形成；以及第一金属线及第二金属线，分别连接到所述第一接触插塞及所述第二接触插塞，且设置在第一水平高度上，其中所述第一接触插塞及所述第二接触插塞中...

【专利技术属性】
技术研发人员：金昶和，萧养康，曾伟雄，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR