集成电路器件制造技术

本公开涉及集成电路器件。一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上从衬底突出；栅线，其交叉鳍型有源区并重叠鳍型有源区的表面和彼此相反的侧壁；绝缘间隔物，其设置在栅线的侧壁上；源极区和漏极区，其在栅线的彼此相反的侧设置在鳍型有源区上；第一导电插塞，其连接源极区或漏极区；以及封盖层，其设置在栅线上并平行于栅线延伸。封盖层包括重叠栅线的第一部分以及重叠绝缘间隔物的第二部分。第一部分和第二部分相对于彼此具有不同的成分。第二部分接触第一部分和第一导电插塞。

Integrated circuit device

【技术实现步骤摘要】
集成电路器件
本专利技术构思涉及集成电路器件，且更具体地，涉及具有连接到场效应晶体管的接触插塞的集成电路器件。
技术介绍
伴随着电子工业中的其它发展，半导体器件的尺寸正迅速减小。在这样的缩小了的器件中，在减小互连层与接触之间的间隔的同时，隔离裕度应被维持。
技术实现思路
根据本专利技术构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上在第一方向上从衬底突出；栅线，其交叉鳍型有源区，栅线重叠鳍型有源区的上表面和彼此相反的侧壁；绝缘间隔物，其设置在栅线的侧壁上；在栅线的第一侧设置在鳍型有源区上的第一源极/漏极区和在栅线的第二侧设置在鳍型有源区上的第二源极/漏极区；第一导电插塞，其连接到第一源极/漏极区和第二源极/漏极区中的至少一个；以及封盖层，其设置在栅线上，封盖层基本上平行于栅线延伸。封盖层包括重叠栅线并基本上平行于栅线延伸的第一部分、以及重叠绝缘间隔物的第二部分。第一部分和第二部分相对于彼此具有不同的成分。第二部分接触第一部分和第一导电插塞。根据本专利技术构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；在器件有源区上在第一方向上从衬底突出的多个鳍型有源区，所述多个鳍型有源区在垂直于第一方向的第二方向上延伸；设置在所述多个鳍型有源区上的多条栅线，所述多条栅线在交叉第二方向并垂直于第一方向的第三方向上延伸；设置在所述多条栅线中的各栅线的彼此相反的侧壁上的多个绝缘隔离物；设置在所述多个鳍型有源区上的多个源极和漏极区，其中源极和漏极区的对设置在所述多条栅线中的各栅线的彼此相反的侧；第一导电插塞，其在所述多条栅线中的两条相邻栅线之间连接到所述多个源极和漏极区中的至少一对；重叠所述多条栅线的多个第一封盖层，所述多个第一封盖层平行于所述多条栅线延伸；以及重叠所述多个绝缘间隔物中的至少一个的至少一个第二封盖层，所述至少一个第二封盖层接触所述多个第一封盖层中的至少一个和第一导电插塞。所述多个第一封盖层和所述至少一个第二封盖层相对于彼此具有不同的成分。根据本专利技术构思的一示例性实施方式，一种集成电路器件包括：衬底，其包括器件有源区；鳍型有源区，其在器件有源区上在第一方向上从衬底突出；第一栅线，其交叉鳍型有源区，第一栅线覆盖鳍型有源区的上表面和彼此相反的侧壁；绝缘隔离物，其设置在第一栅线的侧壁上；在第一栅线的彼此相反的侧设置在鳍型有源区上的第一漏极区和第一源极区；连接到第一漏极区的第一导电插塞和连接到第一源极区的第二导电插塞；以及第一封盖层，其设置在第一栅线上，第一封盖层基本上平行于第一栅线延伸。第一封盖层包括相对于彼此具有不同成分的第一部分和第二部分。第一部分重叠第一栅线并基本上平行于第一栅线延伸，第二部分重叠绝缘间隔物。第一栅线设置在第一导电插塞与第二导电插塞之间，并通过绝缘间隔物与第一导电插塞和第二导电插塞分隔开。附图说明通过结合附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的以上及另外的特征将变得更加明显，附图中：图1是示出根据本专利技术构思的一示例性实施方式的集成电路器件的俯视图；图2A是根据本专利技术构思的一示例性实施方式的沿图1的线X1-X1'和X2-X2'截取的剖视图；图2B是根据本专利技术构思的一示例性实施方式的沿图1的线Y-Y'截取的剖视图；图3是示出根据本专利技术构思的一示例性实施方式的，图1中所示的集成电路器件的构造的俯视图；图4A至4W是剖视图，其示出根据本专利技术构思的一示例性实施方式的，制造集成电路器件的方法的阶段；图5是示出根据本专利技术构思的一示例性实施方式的集成电路器件的剖视图；图6是示出根据本专利技术构思的一示例性实施方式的集成电路器件的剖视图；图7是示出根据本专利技术构思的一示例性实施方式的图6中所示的集成电路器件的构造的俯视图；图8A至8R是剖视图，其示出根据本专利技术构思的一示例性实施方式的，制造集成电路器件的方法的阶段；图9是示出根据本专利技术构思的一示例性实施方式的集成电路器件的剖视图；图10是示出根据本专利技术构思的一示例性实施方式的集成电路器件的剖视图；图11A和11B是剖视图，其示出根据本专利技术构思的一示例性实施方式的制造集成电路器件的方法的阶段；图12是示出根据本专利技术构思的一示例性实施方式的集成电路器件的剖视图；图13A和13B是剖视图，其示出根据本专利技术构思的一示例性实施方式的制造集成电路器件的方法的阶段；图14A和14B是剖视图，其示出根据本专利技术构思的一示例性实施方式的制造集成电路器件的方法的阶段；图15是示出根据本专利技术构思的一示例性实施方式的集成电路器件的构造的俯视图；以及图16是曲线图，其示出根据本专利技术构思的一示例性实施方式的图2A中所示的集成电路器件的侧壁封盖层的耐蚀刻性的评估结果。具体实施方式在下文中将参照附图更充分地描述本专利技术构思的示例性实施方式。然而，本专利技术构思可以以各种各样不同的形式实施，并且不应被解释为限于在此陈述的示例性实施方式。在整个说明书中，相同的附图标记可以指相同的元件。图1是示出根据本专利技术构思的一示例性实施方式的集成电路器件的俯视图。图2A是根据本专利技术构思的一示例性实施方式的沿图1的线X1-X1'和X2-X2'截取的剖视图。图2B是根据本专利技术构思的一示例性实施方式的沿图1的线Y-Y'截取的剖视图。图1、2A和2B中所示的集成电路器件100可以包括逻辑单元。根据本专利技术构思的一示例性实施方式，逻辑单元可以包括鳍型场效应晶体管(FinFET)。参照图1、2A和2B，衬底110可以具有在水平平面(例如该水平平面可以在图1的X方向和Y方向上延伸)内延伸的主表面110M。衬底110可以包括器件有源区AC。在本专利技术构思的一示例性实施方式中，衬底110可以包括诸如硅(Si)或锗(Ge)的半导体材料、或者诸如硅-锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的半导体化合物。衬底110可以包括导电区域，例如具有掺入的杂质的阱或掺以杂质的结构。在器件有源区AC上，多个鳍型有源区FA可以从衬底110向上(例如在Z方向上)突出。鳍型有源区FA可以平行地沿一方向(例如图1的X方向)延伸。隔离绝缘层112可以形成在器件有源区AC上的鳍型有源区FA中的每个之间。鳍型有源区FA可以在Z方向上突出超过隔离绝缘层112。多个栅绝缘层118和多条栅线GL可以在交叉鳍型有源区FA的方向(例如图1的Y方向)上在衬底110上延伸。栅绝缘层118和栅线GL可以覆盖鳍型有源区FA的每个的顶表面和侧壁以及隔离绝缘层112的顶表面。多个金属氧化物半导体(MOS)晶体管可以沿着栅线GL形成在器件有源区AC上。根据本专利技术构思的一示例性实施方式，MOS晶体管可以是三维MOS晶体管。MOS晶体管中的每个具有形成在鳍型有源区FA的每个的顶表面和侧壁上的沟道。栅绝缘层118可以包括硅氧化物层和/或高k电介质层。高k电介质层可以包括具有比硅氧化物层的介电常数更高的介电常数的材料。例如，栅绝缘层118可以具有约10到约25的介电常数。高k电介质层可以包括金属氧化物或金属氮氧化物。高k电介质层可以包括铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物和/或钛氧化物。然而，本专利技术构思不限于此。在本专利技术构本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：衬底，其包括器件有源区；鳍型有源区，其在所述器件有源区上在第一方向上从所述衬底突出；栅线，其交叉所述鳍型有源区，所述栅线重叠所述鳍型有源区的上表面和彼此相反的侧壁；绝缘间隔物，其设置在所述栅线的侧壁上；在所述栅线的第一侧设置在所述鳍型有源区上的第一源极/漏极区以及在所述栅线的第二侧设置在所述鳍型有源区上的第二源极/漏极区；第一导电插塞，其连接到所述第一源极/漏极区和所述第二源极/漏极区中的至少一个；以及封盖层，其设置在所述栅线上，所述封盖层平行于所述栅线延伸，其中所述封盖层包括重叠所述栅线并且平行于所述栅线延伸的第一部分、以及重叠所述绝缘间隔物的第二部分，其中所述第一部分和所述第二部分相对于彼此具有不同的成分，以及其中所述第二部分接触所述第一部分和所述第一导电插塞。

【技术特征摘要】
2016.09.22 KR 10-2016-01214651.一种集成电路器件，包括：衬底，其包括器件有源区；鳍型有源区，其在所述器件有源区上在第一方向上从所述衬底突出；栅线，其交叉所述鳍型有源区，所述栅线重叠所述鳍型有源区的上表面和彼此相反的侧壁；绝缘间隔物，其设置在所述栅线的侧壁上；在所述栅线的第一侧设置在所述鳍型有源区上的第一源极/漏极区以及在所述栅线的第二侧设置在所述鳍型有源区上的第二源极/漏极区；第一导电插塞，其连接到所述第一源极/漏极区和所述第二源极/漏极区中的至少一个；以及封盖层，其设置在所述栅线上，所述封盖层平行于所述栅线延伸，其中所述封盖层包括重叠所述栅线并且平行于所述栅线延伸的第一部分、以及重叠所述绝缘间隔物的第二部分，其中所述第一部分和所述第二部分相对于彼此具有不同的成分，以及其中所述第二部分接触所述第一部分和所述第一导电插塞。2.如权利要求1所述的集成电路器件，其中所述绝缘间隔物、所述第一部分和所述第二部分相对于彼此具有不同的成分。3.如权利要求1所述的集成电路器件，其中所述第一部分包括具有第一介电常数的第一绝缘层，所述第二部分包括所述第一绝缘层的被掺杂的部分，并且所述绝缘间隔物包括具有比所述第一介电常数更小的介电常数的第二绝缘层。4.如权利要求1所述的集成电路器件，其中，当所述第一部分包括具有第一介电常数的第一绝缘层时，所述绝缘间隔物包括相比所述第一绝缘层具有更小的介电常数的第二绝缘层，且所述第二部分包括所述第二绝缘层的被掺杂的部分。5.如权利要求1所述的集成电路器件，其中所述封盖层还包括设置在所述栅线与所述第一部分之间以及在所述绝缘间隔物与所述第二部分之间的第三部分，其中所述第三部分平行于所述栅线延伸并包括具有与所述第一部分的成分相同的成分的第三绝缘层。6.如权利要求1所述的集成电路器件，其中所述第一部分接触所述栅线和所述绝缘间隔物。7.如权利要求1所述的集成电路器件，其中，在所述第一方向上，所述第一导电插塞的上表面相比所述第二部分的上表面被设置得更靠近所述衬底的所述鳍型有源区从其突出的表面。8.如权利要求1所述的集成电路器件，还包括在所述器件有源区上的穿透所述封盖层的第二导电插塞，其中所述第二导电插塞被连接到所述栅线，以及其中，在所述第一方向上，所述第二导电插塞的上表面相比所述第一导电插塞的上表面被设置得更远离所述衬底的所述鳍型有源区从其突出的表面。9.如权利要求8所述的集成电路器件，其中所述第二部分被插置在所述第一导电插塞与所述第二导电插塞之间。10.如权利要求8所述的集成电路器件，还包括：绝缘衬垫，其覆盖所述封盖层和所述第一导电插塞，所述绝缘衬垫包括朝所述衬底突出以接触所述第一导电插塞的所述上表面的袋部分，其中所述袋部分限定重叠所述第一导电插塞的袋区；以及填充所述袋区的袋绝缘层，其中所述绝缘衬垫和所述袋绝缘层包括相对于彼此的不同的材料。11.一种集成电路器件，包括：衬底，其包括器件有源区；在所述器件有源区上在第一方向上从所述衬底突出的多个鳍型有源区，所述多个鳍型有源区在垂直于所述第一方向的第二方向上延伸；设置在所述多个鳍型有源区上的多条栅线，所述多条栅线在交叉所述第二方向并垂直于所述第一方向的第三方向上延伸；设置在所述多条栅线中的各栅线的彼此相反的侧壁上的多个绝缘间隔物；设置在所述多个鳍型有源区上的多个源极和漏极区，其中在所述多条栅线中的各栅线的彼此相反的侧设置源极和漏极区的对...

【专利技术属性】
技术研发人员：金昶和，崔庆寅，全辉璨，权劝宅，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR