半导体器件和方法技术

用于制造鳍式场效应晶体管(FinFET)的代表性方法包括：在衬底上方形成多个鳍结构以及形成插入在鳍结构的邻近的一对之间的多个隔离结构的步骤。蚀刻鳍结构和隔离结构的上部。在相应的鳍结构上方形成外延结构，其中，外延结构的每个均邻接邻近的外延结构。在多个外延结构上方沉积介电层，其中，在介电层中形成空隙区域。空隙区域插入在鳍结构的邻近的一对之间。本发明专利技术的实施例还涉及半导体器件和方法。

Semiconductor devices and methods

The representative methods used for manufacturing fin field effect transistor (FinFET) include: forming multiple fin structures above the substrate and forming multiple isolation structures inserted between adjacent pairs of fin structures. The etched fin structure and the upper part of the isolating structure. The epitaxial structure is formed above the corresponding fin structure, in which each of the epitaxial structures is adjacent to the adjacent epitaxial structure. The dielectric layer is deposited over a number of epitaxial structures, in which the gap region is formed in the dielectric layer. The space area is inserted between a pair of adjacent pairs of the fin structure. The embodiment of the invention also relates to a semiconductor device and a method.

【技术实现步骤摘要】
半导体器件和方法
本专利技术的实施例涉及半导体器件和方法。
技术介绍
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘层、导电层和半导体材料层来制造半导体器件。使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件。半导体工业通过最小部件尺寸的持续减小而持续地改进各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定的区域。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：第一鳍和第二鳍，设置在衬底的源极/漏极区域上方；第一外延再生长区域，位于所述第一鳍上方；第二外延再生长区域，位于所述第二鳍上方，所述第二外延再生长区域接触所述第一外延再生长区域；介电层，位于所述第一外延再生长区域和所述第二外延再生长区域上方；以及空隙区域，位于所述介电层中，所述空隙区域设置在所述第一外延再生长区域的最上表面下方以及所述第二外延再生长区域的最上表面下方。本专利技术的另一实施例提供了一种半导体器件，包括：多个鳍，设置在衬底上方；多个隔离结构，插入在所述多个鳍的相应的一对鳍之间；多个外延再生长结构，每个均设置在所述多个鳍的相应的鳍上方，其中，所述多个外延再生长结构的每个均邻接所述多个外延再生长结构的邻近的外延再生长结构；介电层，密封所述多个外延再生长结构；以及多个空隙区域，位于所述介电层中，所述多个空隙区域的每个均横向插入在所述多个外延再生长结构的相应的一对外延再生长结构之间。本专利技术的又一实施例提供了一种形成半导体器件的方法，包括：在衬底中形成源极/漏极区域；在所述源极/漏极区域上方形成多个鳍结构；形成横向插入在所述多个鳍结构的相应的一对鳍结构之间的多个隔离结构；蚀刻所述多个鳍结构的上部；在所述多个鳍结构的相应的鳍结构上方形成多个外延再生长区域，其中，所述多个外延再生长区域的每个均邻接所述多个外延再生长区域的邻近的外延再生长区域；以及在所述多个外延再生长区域上方和上沉积介电层，其中，在所述介电层中形成多个空隙区域，并且所述多个空隙区域的每个均横向插入在所述多个鳍结构的相应的一对鳍结构之间。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据一些实施例的在形成鳍式场效应晶体管(FinFET)器件的工艺中的代表性的中间结构。图2代表性地示出了根据一些实施例的源极/漏极区域的形成。图2A和图2B示出了根据一些实施例的在图2中示出的结构的截面图。图3A至图3C示出了根据一些实施例的代表性地示出第一开口的形成的沿着A-A’截面的正视图。图4是根据一些实施例的代表性地示出第一源极/漏极接触部件中的第二开口的形成的沿着A-A’截面的正视图。图5是根据一些实施例的代表性地示出第二源极/漏极接触部件的形成的沿着A-A’截面的正视图。图6、图7和图8是根据一些实施例的代表性地示出外延源极/漏极区域的形成的沿着B-B’截面的正视图。图9是根据一些实施例的图2中代表性地示出的沿着B-B’的正视图。图10至图18是根据一些实施例的代表性地示出外延源极/漏极区域的形成的沿着B-B’截面的正视图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1代表性地示出了诸如鳍式场效应晶体管(FinFET)器件的半导体器件100的立体图。在实施例中，半导体器件100包括衬底101，其中，衬底101中形成有第一沟槽103。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗的其它衬底。衬底101可以是p型半导体，但是在其它实施例中，可以是n型半导体。第一沟槽103可以形成为最终形成第一隔离区域105的初始步骤。可以使用掩模层(未在图1中单独示出)与合适的蚀刻工艺形成第一沟槽103。例如，掩模层可以是包括通过诸如化学汽相沉积(CVD)形成的氮化硅的硬掩模，但是可以利用诸如氧化物、氮氧化物、碳化硅、这些的组合等的其它材料以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至氧化硅形成之后的氮化的其它工艺。一旦形成，可以通过合适的光刻工艺图案化掩模层以暴露衬底101的将被去除的那些部分以形成第一沟槽103。然而，本领域中普通技术人员将意识到，以上描述的形成掩模层的工艺和材料并不是可以用于保护衬底101的部分同时暴露衬底101的用于形成第一沟道103的其它部分的唯一方法。诸如图案化的和显影的光刻胶的任何合适的工艺均可以用于处理衬底101的部分以形成第一沟槽103。所有这些方法均包括在此处描述的代表性实施例的范围内。一旦已经形成并且图案化掩模层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适的工艺去除暴露的衬底101部分，以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101的表面的小于约的深度，诸如约然而，本领域中普通技术人员将意识到，以上描述的形成第一沟槽103的工艺仅仅是代表性的实例。可以可选地、结合地或顺序地利用可以形成第一沟槽103的任何合适的工艺。可以使用包括任何数量的掩模和去除步骤的任何合适的工艺。此外，如果需要，鳍内第一沟槽(那些第一沟槽103位于共有共同的栅极的邻近的鳍107之间)可以形成为具有比鳍间第一沟槽103(那些第一沟槽103位于共有共同的栅极的邻近的鳍107的外侧)更小的深度。例如，将用于形成PEFT器件的的鳍107可以利用具有类似深度的鳍内第一沟槽103和鳍间第一沟槽103，而将用于形成NFET器件的鳍107可以利用比鳍间第一沟槽103更小深度的鳍内第一沟槽103。然而，可以利用任何合适的组合。除了形成第一沟槽103之外，掩模和蚀刻工艺额外地从衬底101的处理之后剩余的部分形成鳍107。为了简便，鳍107已经在图中示出为通过虚线与衬底101分隔开，但是物理分隔开的显示可以是存在或不存在的。可以使用鳍107形成用于多栅极FinFET晶体管的沟道区域，如本文之后讨论的。虽然图1代表性地示出了从衬底101形成的三个鳍107，但是可以利用任何本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一鳍和第二鳍，设置在衬底的源极/漏极区域上方；第一外延再生长区域，位于所述第一鳍上方；第二外延再生长区域，位于所述第二鳍上方，所述第二外延再生长区域接触所述第一外延再生长区域；介电层，位于所述第一外延再生长区域和所述第二外延再生长区域上方；以及空隙区域，位于所述介电层中，所述空隙区域设置在所述第一外延再生长区域的最上表面下方以及所述第二外延再生长区域的最上表面下方。

【技术特征摘要】
2016.08.03 US 62/370,584;2016.10.07 US 62/405,787;1.一种半导体器件，包括：第一鳍和第二鳍，设置在衬底的源极/漏极区域上方；第一外延再生长区域，位于所述第一鳍上方；第二外延再生长区域，位于所述第二鳍上方，所述第二外延再生长区域接触所述第一外延再生长区域；介电层，位于所述第一外延再生长区域和所述第二外延再生长区域上方；以及空隙区域，位于所述介电层中，所述空隙区域设置在所述第一外延再生长区域的最上表面下方以及所述第二外延再生长区域的最上表面下方。2.根据权利要求1所述的半导体器件，其中，所述空隙区域设置在所述第一外延再生长区域和所述第二外延再生长区域的接触部分下方。3.根据权利要求2所述的半导体器件，其中，所述第一外延再生长区域和所述第二外延再生长区域的所述接触部分包括所述空隙区域的边界。4.根据权利要求2所述的半导体器件，其中，所述空隙区域邻接所述第一外延再生长区域和所述第二外延再生长区域的所述接触部分。5.根据权利要求1所述的半导体器件，还包括插入在所述第一鳍和所述第二鳍之间的隔离区域。6.根据权利要求5所述的半导体器件，其中，所述隔离区域具有平坦、凹形或v形的上表面。7.根据权...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71