集成电路器件制造技术

本公开提供了集成电路器件。一种集成电路器件包括：基板；第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；第一栅结构，设置在第一鳍有源区的侧表面上；一对第一杂质区，分别形成在第一鳍有源区的顶部分和底部分上；第二栅结构，设置在第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。

Integrated circuit device

An integrated circuit device is provided in the present disclosure. An integrated circuit device includes: a substrate; a first fin fin active region and the second active region is formed on the substrate and extending in a first direction parallel to the top surface of the substrate; the first gate structure, set the side surface of the first fin active region; a first impurity region formed respectively in the first part of the top the fin active region and the bottom part; the second gate structure, setting second side surface of the fin active region; and a second impurity region respectively, forming the top part and / or the bottom part of the second fin active region, wherein a first impurity region vertical to overlap each other, and the second impurity regions do not overlap each other vertically.

【技术实现步骤摘要】
集成电路器件
实施方式涉及一种集成电路器件以及制造该集成电路器件的方法。
技术介绍
随着电子装置变得轻、薄并紧凑，对于高度集成的半导体器件的需求增长。
技术实现思路
实施方式针对一种集成电路器件，该集成电路器件包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；第一栅结构，设置在第一鳍有源区的侧表面上；一对第一杂质区，分别形成在第一鳍有源区的顶部分和底部分上；第二栅结构，设置在第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。实施方式还针对一种集成电路器件，该集成电路器件包括：基板，包括第一鳍有源区和第二鳍有源区；形成在基板上的第一晶体管，第一晶体管包括形成在第一鳍有源区的侧表面上的第一栅结构以及分别形成在第一鳍有源区的顶部分和底部分中的一对第一杂质区；以及形成在基板上的第二晶体管，第二晶体管包括形成在第二鳍有源区的侧表面上并具有与第一栅结构相同的高度的第二栅结构以及分别形成在第二鳍有源区的顶部分和/或底部分中的一对第二杂质区，其中第二晶体管的有效沟道长度比第一晶体管的有效沟道长度长。实施方式还针对一种集成电路器件，该集成电路器件包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于基板的顶表面的第一方向上延伸；设置在第一鳍有源区的侧表面上的第一栅结构、第一鳍有源区的设置在第一栅结构之上的上部第一杂质区和设置在第一栅结构下面的下部第一杂质区；设置在第二鳍有源区的侧表面上的第二栅结构、第二鳍有源区的设置在第二栅结构之上的上部第二杂质区和设置在第二栅结构下面的下部第二杂质区。上部第二杂质区和下部第二杂质区的最接近点之间的距离可以大于上部第一杂质区和下部第一杂质区的最接近点之间的距离。附图说明通过参照附图详细描述示例实施方式，各特征对于本领域技术人员将变得明显，附图中：图1示出透视图，示出根据示例实施方式的集成电路器件；图2示出图1的集成电路器件的俯视图；图3示出图2的集成电路器件的沿图2的线3A-3A'和线3B-3B'截取的剖视图；图4示出根据示例实施方式的集成电路器件的俯视图；图5示出图4的集成电路器件的沿图4的线5A-5A'和线5B-5B'截取的剖视图；图6示出根据示例实施方式的集成电路器件的俯视图；图7示出图6的集成电路器件的沿图6的线7A-7A'和线7B-7B'截取的剖视图；图8示出根据示例实施方式的集成电路器件的俯视图；图9示出图8的集成电路器件的沿图8的线9A-9A'和线9B-9B'截取的剖视图；图10示出根据示例实施方式的集成电路器件的俯视图；图11示出图10的集成电路器件的沿图10的线11A-11A'和线11B-11B'截取的剖视图；图12示出剖视图，示出根据示例实施方式的集成电路器件；图13示出根据示例实施方式的集成电路器件的俯视图；图14示出图13的集成电路器件的沿图13的线14A-14A'和线14B-14B'截取的剖视图；图15示出根据示例实施方式的集成电路器件的俯视图；图16示出图15的集成电路器件的沿图15的线16A-16A'和线16B-16B'截取的剖视图；图17示出根据示例实施方式的集成电路器件的俯视图；图18示出图17的集成电路器件的沿图17的线18A-18A'和线18B-18B'截取的剖视图；图19示出图17的集成电路器件的沿图17的线19A-19A'和线19B-19B'截取的剖视图；以及图20至图26示出剖视图，示出根据示例实施方式的制造集成电路器件的方法。具体实施方式现在将在下文参照附图更全面地描述示例实施方式；然而，它们可以以不同的形式实施而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将全面和完整，并将示例实施方式全面传达给本领域技术人员。在附图中，为了图示的清晰，可以夸大层和区域的尺寸。相同的附图标记始终指代相同的元件。图1是示出根据示例实施方式的集成电路器件100的透视图。图2是图1的集成电路器件100的俯视图，图3是集成电路器件100沿图2的线3A-3A'和线3B-3B'截取的剖视图。在图1和图2中，为了图示的方便，集成电路器件100的一些元件例如第一绝缘层162和第二绝缘层164可以被省略。参照图1至图3，集成电路器件100可以包括形成在基板110上的第一晶体管TR1和第二晶体管TR2。基板110可以包括由隔离层114限定的第一区域I和第二区域II。第一区域I和第二区域II可以是其中设置不同类型的晶体管的有源区，不同幅度的操作电压被施加到所述不同类型的晶体管。例如，第一区域I可以是其中可形成高电压晶体管的高电压区域，相对高的操作电压被施加到该高电压晶体管。第二区域II可以是其中可形成低电压晶体管的低电压区域，相对低的操作电压被施加到该低电压晶体管。例如，约1V或更高的操作电压可以被施加到第一区域I，低于约1V的操作电压可以被施加到第二区域II。在示例实施方式中，第一区域I和第二区域II可以是其中形成不同类型的逻辑单元的有源区。例如，第一区域I可以是其中设置逻辑器件的芯区域，第二区域II可以是其中设置输入/输出接口器件的输入/输出(I/O)器件区域，来自外部电路或外部电源的信号通过输入/输出接口器件供给到第一区域I中的逻辑器件。第一鳍有源区FA1和第二鳍有源区FA2可以分别形成在第一区域I和第二区域II中。第一鳍有源区FA1和第二鳍有源区FA2可以在平行于基板110的顶表面的第一方向(图1中的Y方向)上延伸并沿垂直于基板110的顶表面的第三方向(图1的Z方向)突出。在图2中，例如，在第一区域I中三个第一鳍有源区FA1彼此间隔开，在第二区域II中三个第二鳍有源区FA2彼此间隔开。然而，分别设置在由隔离层114分隔的第一区域I和第二区域II中的第一鳍有源区FA1和第二鳍有源区FA2的数目不限于图2中示出的数目。为了描述的方便，在第一区域I中基板110的设置在第一鳍有源区FA1下面直到预定深度的内部部分将被称为第一鳍有源区FA1的底部分。因此，在第一区域I中彼此相邻的所述三个第一鳍有源区FA1可以共用基板110的底部分。类似地，在第二区域II中基板110的设置在第二鳍有源区FA2下面直到预定深度的内部部分将被称为第二鳍有源区FA2的底部分。第一阱区112A和第二阱区112B可以分别形成在基板110的第一区域I和第二区域II中。第一阱区112A和第二阱区112B可以用杂质以高浓度掺杂。例如，当NMOS晶体管形成在基板110的第一区域I和第二区域II中时，第一阱区112A和第二阱区112B可以是p型杂质掺杂的区域。作为另一示例，当PMOS晶体管形成在基板110的第一区域I和第二区域II中时，第一区域112A和第二区域112B可以是n型杂质掺杂的区域。第一晶体管TR1可以形成在基板110的第一区域I上。第一晶体管TR1可以包括设置在第一鳍有源区FA1的侧壁上的第一栅结构120以及设置在第一鳍有源区FA1的顶部分和底部分上的一对第一杂质区130。第一栅结构120可以设置为围绕第一鳍有源区FA1的侧壁。如图1所示，当第一鳍有源区FA1是具有在第一方向(Y方向)上延伸的一对长侧壁和在第二方向(本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于所述基板的顶表面的第一方向上延伸；第一栅结构，设置在所述第一鳍有源区的侧表面上；一对第一杂质区，分别形成在所述第一鳍有源区的顶部分和底部分上；第二栅结构，设置在所述第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在所述第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。

【技术特征摘要】
2016.08.05 KR 10-2016-01001241.一种集成电路器件，包括：第一鳍有源区和第二鳍有源区，形成在基板上并在平行于所述基板的顶表面的第一方向上延伸；第一栅结构，设置在所述第一鳍有源区的侧表面上；一对第一杂质区，分别形成在所述第一鳍有源区的顶部分和底部分上；第二栅结构，设置在所述第二鳍有源区的侧表面上；以及一对第二杂质区，分别形成在所述第二鳍有源区的顶部分和/或底部分上，其中所述一对第一杂质区竖直地彼此交叠，并且所述一对第二杂质区不竖直地彼此交叠。2.根据权利要求1所述的集成电路器件，其中形成在所述第二鳍有源区中的所述一对第二杂质区之间的第二有效沟道长度比形成在所述第一鳍有源区中的所述一对第一杂质区之间的第一有效沟道长度长。3.根据权利要求1所述的集成电路器件，其中所述一对第二杂质区的水平横截面面积小于所述第二鳍有源区的水平横截面面积。4.根据权利要求1所述的集成电路器件，其中所述一对第二杂质区之间的距离大于所述一对第一杂质区之间的距离。5.根据权利要求1所述的集成电路器件，其中：所述第一栅结构包括围绕所述第一鳍有源区的所述侧表面的第一栅电极以及在所述第一鳍有源区和所述第一栅电极之间的第一栅绝缘层，并且所述第二栅结构包括围绕所述第二鳍有源区的所述侧表面的第二栅电极以及在所述第二鳍有源区和所述第二栅电极之间的第二栅绝缘层，所述第二栅绝缘层比所述第一栅绝缘层厚。6.根据权利要求1所述的集成电路器件，其中：所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述顶部分的一部分中，并且所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述底部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。7.根据权利要求6所述的集成电路器件，其中：所述第二鳍有源区的所述顶部分具有处于不同水平面的顶表面，并且其中设置所述一对第二杂质区中的所述一个的部分的顶表面设置在比其中没有设置所述一对第二杂质区中的所述一个的部分的顶表面高的水平面处。8.根据权利要求1所述的集成电路器件，其中：所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述顶部分的一部分中，并且所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述顶部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。9.根据权利要求1所述的集成电路器件，其中：所述一对第二杂质区中的一个形成在所述第二鳍有源区的所述底部分的一部分中，并且所述一对第二杂质区中的另一个形成在所述第二鳍有源区的所述底部分的一部分中并在所述第一方向上与所述一对第二杂质区中的所述一个间隔开。10.根据权利要求9所述的集成电路器件，其中所述第二鳍有源区的顶表面在比所述第一鳍有源区的顶表面低的水平面处。11.根据权利要求1所述的集成电路器件，还包括设置在所述第二鳍有源区的所述顶部分或所述底部分中的第三杂质区，其中所述第三杂质区在与所述一对第二杂质区中的一个相同的水平面处与所述一对第二杂质区中的所述一个间隔开。...

【专利技术属性】
技术研发人员：M坎托罗，许然喆，MT卢克，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR