用于增加半导体单元阵列中的组装密度的系统和方法技术方案

提供了用于使用和制造半导体器件的系统和方法。一种半导体器件包括晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管(i)被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(ii)具有与相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(iii)具有与相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。

Systems and methods used to increase the density of assembly in a semiconductor unit array

Systems and methods for the use and manufacture of semiconductor devices are provided. A semiconductor device includes a transistor array, each transistor transistor transistor array in at least some of the corresponding (I) which is located adjacent the first transistor corresponding adjacent transistors in the array and second corresponding adjacent transistors (II), with the corresponding first adjacent transistors of the source region of the first contact sharing the source region, and (III) with second adjacent transistors corresponding to the drain region shared the drain area second contacts.

【技术实现步骤摘要】
【国外来华专利技术】用于增加半导体单元阵列中的组装密度的系统和方法相关申请的交叉引用本公开根据35U.S.C.§119(e)要求于2015年6月4日提交的美国临时申请No.62/170,931和于2016年6月2日提交的美国申请No.15/171,311的权益，其全部内容通过引用并入本文。
本公开总体上涉及在半导体单元阵列中的器件之间提供隔离，并且更具体地涉及增加晶体管阵列中的组装密度。
技术介绍
晶体管阵列包括共享相同衬底的多个晶体管，并且通常用于诸如功能生成和放大等应用中。由于相邻器件之间所要求的最小间隔，现有的半导体单元阵列通常被限制为具有相对较大的尺寸。该最小间隔导致每个器件单元的覆盖面积相对较大，这又导致整个阵列具有大的尺寸。通常希望减少阵列中相邻器件之间的漏电。减少或防止相邻晶体管之间电流泄漏的一种方法是使用硅的局部氧化(LOCOS)。在LOCOS工艺中，晶体管周围的某些区域经受热氧化，从而产生陷入硅晶片表面内和下方的氧化硅绝缘结构。LOCOS的一个缺点是氧化硅绝缘结构相对较大，使得相对少量的晶体管可以形成在单个晶片上。防止相邻晶体管之间的电流泄漏的另一种方法是在器件制造期间使用浅沟槽隔离(STI)。在STI工艺期间，在硅中蚀刻沟槽的图案，并且将电介质材料沉积到沟槽中，随后去除多余的电介质材料。
技术实现思路
鉴于上述情况，提供了用于使用和制造半导体器件的系统和方法。根据本公开的一个方面，一种半导体器件包括晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管(1)被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(2)具有与相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(3)具有与相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。在一些实现中，半导体器件还包括多个浅沟槽，其中多个浅沟槽中的每个浅沟槽被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。至少有一些浅沟槽可以被掩埋在硅层底下。在一些实现中，半导体器件还包括多个气隙，其中多个气隙中的每个气隙被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。多个气隙中的每个可以被掩埋在硅层底下。在一些实现中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。根据本公开的一个方面，描述了一种制造半导体器件的方法。该方法包括形成晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管。该方法还包括：使相应的晶体管的源极区域与相应的第一相邻晶体管的源极区域共享第一触点，并且使相应的晶体管的漏极区域与相应的第二相邻晶体管的漏极区域共享第二触点。在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。在一些实现中，该方法还包括形成多个浅沟槽，其中多个浅沟槽中的每个浅沟槽被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。该方法可以还包括将至少一些浅沟槽掩埋在硅层底下。在一些实现中，该方法还包括形成多个气隙，其中多个气隙中的每个气隙被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。该方法可以还包括将多个气隙中的每个掩埋在硅层底下。在一些实现中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。附图说明考虑到以下结合附图的详细描述，本公开的以上和其它特征(包括其性质和各种优点)将变得更加明显，在附图中：图1是根据本公开的实施例的说明性器件单元的图；图2是说明性的现有技术的单元阵列的框图；图3是根据本公开的实施例的具有增加的密度的说明性单元阵列的框图；图4是根据本公开的实施例的使用浅沟槽隔离的具有增加的密度的说明性单元阵列的框图；图5是示出根据本公开的实施例的形成掩埋的STI沟槽的过程的步骤的一系列五个图；图6是示出根据本公开的实施例的形成掩埋的气隙的过程的步骤的一系列五个图；以及图7是根据本公开的实施例的用于制造器件单元阵列的说明性过程的流程图。具体实施方式本公开总体上涉及增加半导体单元阵列中的组装密度，以及改善晶体管的隔离。为了提供对本公开的总体理解，现在将描述某些说明性实施例，包括包含共享触点的相邻晶体管的晶体管阵列。然而，本领域普通技术人员将理解，本文中描述的系统和方法可以视所处理的应用而被适配和修改，并且本文中描述的系统和方法可以用于其它合适的应用，并且这样的其它添加和修改不会偏离其范围。例如，本文中的实施例主要关于晶体管阵列进行描述，但是本领域普通技术人员将理解，本公开可以用于任何可编程逻辑器件、现场可编程门阵列(FPGA)或半导体单元阵列。图1示出了根据本公开的一些实施例的说明性器件本体100。器件本体100是NMOS晶体管，该NMOS晶体管包括在其表面处的n型源极102、p型栅极104和n型漏极106。器件本体100还包括三层，包括p型浮置本体108、连接到VDD114的n型区域、以及连接到VSS116的p型衬底。虽然图1中仅示出一个NMOS晶体管，但是使用相同的p型浮置本体108、n型区域114和p型衬底116，沿着相同的行可以分散有多个晶体管。例如，图1所示的NMOS晶体管可以在其左侧和右侧与附加的NMOS晶体管侧面相接。当晶体管被定位为在阵列中彼此靠近时，电流可能在晶体管之间泄漏，这可能限制晶体管阵列的性能。减少或防止相邻晶体管之间的电流泄漏的一种方法是使用硅的局部氧化(LOCOS)。在LOCOS工艺中，晶体管周围的某些区域经受热氧化，从而产生陷入硅晶片表面内和下方的氧化硅绝缘结构。LOCOS的一个缺点是氧化硅绝缘结构相对较大，使得相对少量的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：晶体管阵列，其中所述晶体管阵列中的至少一些晶体管中的每个相应的晶体管(1)被定位为邻近所述晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(2)具有与所述相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(3)具有与所述相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。

【技术特征摘要】
【国外来华专利技术】2015.06.04 US 62/170,9311.一种半导体器件，包括：晶体管阵列，其中所述晶体管阵列中的至少一些晶体管中的每个相应的晶体管(1)被定位为邻近所述晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(2)具有与所述相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(3)具有与所述相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。2.根据权利要求1所述的半导体器件，其中所述晶体管阵列是二维阵列，并且所述晶体管阵列中的晶体管被布置为多个行和多个列。3.根据权利要求2所述的半导体器件，其中(1)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的行，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的列，或者(2)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的列，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的行。4.根据权利要求1所述的半导体器件，其中每个相应的晶体管的所述第一触点和所述第二触点被成形为矩形。5.根据权利要求1所述的半导体器件，其中所述第一触点和所述第二触点中的每个触点的第一尺寸在30nm到50nm之间，并且所述第一触点和所述第二触点中的每个触点的第二尺寸在30nm到130nm之间。6.根据权利要求1所述的半导体器件，还包括多个浅沟槽，其中所述多个浅沟槽中的每个浅沟槽被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。7.根据权利要求6所述的半导体器件，其中所述浅沟槽中的至少一些浅沟槽被掩埋在硅层底下。8.根据权利要求1所述的半导体器件，还包括多个气隙，其中所述多个气隙中的每个气隙被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。9.根据权利要求8所述的半导体器件，其中所述多个气隙中的每个气隙被掩埋在硅层底下。10.根据权利要求1所述的半导体器件，其中所述第一触点在两个源极区域之间的共享以及所述第二触点在两个漏极区域之间的共享允许所述晶体管阵列中的晶体管被定位为比在所述第一触点和所述...

【专利技术属性】
技术研发人员：S·苏塔德加，W·李，P·李，常润滋，
申请(专利权)人：马维尔国际贸易有限公司，
类型：发明
国别省市：巴巴多斯,BB