具有串联连接的增强模式栅极区域和耗尽模式栅极区域的异质结场效应晶体管器件制造技术

大致而言，异质结场效应晶体管器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层以及源极和漏极。在第二压电层上方的电介质层将源极和漏极电分离，并具有多个区段，这些区段中的两个区段通过第一间隙分离。第一栅极具有第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度。在紧接在第二压电层下方的第一压电层中，在第一间隙正下方，电介质层中的应力产生至少约1×10

【技术实现步骤摘要】
【国外来华专利技术】具有串联连接的增强模式栅极区域和耗尽模式栅极区域的异质结场效应晶体管器件相关申请的交叉引用本申请要求于2016年5月20日由HiuYungWong、NelsondeAlmeidaBraga和RimvydasMickevicius提交的题为“MONOLITHICALLYINTEGRATEDIII-NITRIDECASCODECIRCUITFORHIGHVOLTAGEAPPLICATION”的美国临时申请No.62/339,262的优先权，其全部内容通过引用结合于此。
本技术涉及具有串联连接的增强模式(常关断)区域和耗尽模式(常导通)区域的异质结场效应晶体管(HFET)。
技术介绍
例如，可以使用HFET(包括高电子迁移率晶体管(HEMT)或金属绝缘体半导体HFET(MISHFET)或双沟道HFET/HEMT/MISHFET或双重沟道HFET/HEMT/MISHFET或薄体(SOI、finFET、三栅、环栅等)HFET/HEMT/MISHFET作为开关器件。这种器件通常由III-V族半导体形成，并且通过具有未掺杂的沟道区域而实现非常高的迁移率。在常规的HFET中，器件被描述为“常导通”；即，阈值电压(在此有时也被称为夹断电压)是零或负的，并且沟道在源极和栅极之间施加很小偏置或不施加偏置的情况下传导电流。对于功率电子应用，出于安全、能量转换和电路设计的原因，常关断器件是强烈优选的。例如，在发生故障导致浮置或接地的栅极端子的情况下，常导通器件将允许大量的功率在源极和漏极之间流动。在功率应用中，已知将常关断器件布置成与常导通器件串联连接。传统的常关断器件可以由硅形成，而常导通器件通常由其他材料例如III-V族半导体形成。然而，将单一制造工艺中的不同材料组合起来可能是复杂且昂贵的。使用流水线制造工艺形成串联连接到常导通器件的常关断器件将是有利的。
技术实现思路
本文公开的技术涉及一种HFET器件，该HFET器件包括控制常关断沟道区域的栅极和控制常导通沟道区域的栅极。这里描述了一种异质结场效应器件。HFET器件包括含异质结场效应晶体管器件的集成电路器件。异质结场效应晶体管器件包括支撑沟道层的第一压电层、在第一压电层上方的第二压电层、外源极和外漏极。HFET器件还包括电介质层，电介质层在第二压电层上方并且将外源极和外漏极在纵向上电分离，并且在纵向上具有多个区段，所述多个区段中的两个区段由第一间隙分离。HFET器件还包括第一栅极。第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度，其中在紧接在第二压电层下方的第一压电层中，在第一间隙正下方，电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷。除了第一栅极之外，还存在设置在电介质层中的第二间隙内的第二栅极，第二间隙在纵向上分离多个区段中的区段，第二间隙具有至少为500nm的长度。第一栅极控制沟道层的常关断区段，并且第二栅极控制沟道区域的常导通区段。在实施例中，第一压电层实质上是晶体的第一III-V族半导体，第二压电层实质上是具有比晶体的第一III-V族半导体宽的带隙的晶体的第二III-V族半导体。第一压电层和第二压电层可以基本上是单晶或多晶的。在实施例中，HFET器件还包括中间源极和中间漏极、在外源极和中间漏极之间的第一栅极以及在中间源极和外漏极之间的第二栅极，并且其中中间源极与中间漏极电连接。电介质层可以实质上是氮化硅。在一些实施例中，第一栅极与第二栅极电连接，而在其他实施例中，第一栅极与第二栅极没有电连接。在实施例中，第一栅极具有连接到第一栅极接触的第二尖端，第二尖端设置在电介质层中的第二间隙中，电介质层的多个区段中的一个区段设置在第一尖端和第二尖端之间，第二间隙具有小于约200nm的长度。在此描述的HFET器件的实施例中，第一压电层和第二压电层在异质结处相接，并且在第一尖端和异质结之间的最短垂直距离与在第二栅极和异质结之间的最短垂直距离基本相同。本文所述的集成电路器件包括HFET器件，异质结场效应晶体管器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、外源极、中间漏极、电连接到中间漏极的中间源极以及外漏极。HFET器件另外包括电介质层，电介质层在第二压电层上方，并且电分离外源极和中间漏极，并具有多个区段，所述多个区段中的两个区段由第一间隙分离。该器件还包括：设置在外源极和中间漏极之间的第一栅极，第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；以及设置在中间源极和外漏极之间的第二栅极。第二栅极设置在电介质层中的第二间隙中，第二间隙在纵向分离多个区段中的区段，第二间隙具有至少500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二栅极控制沟道区域的常导通区段。本文描述了包括HFET器件的另一集成电路器件，所述HFET器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、源极和漏极。此外，HFET器件包括电介质层，电介质层在第二压电层上方以及在源极和漏极之间，并且电介质层具有多个区段，这些区段由多个间隙分离。第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；并且第二栅极设置在第一栅极和漏极之间，并且还设置在多个间隙中的第二间隙中，第二间隙具有至少为500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二栅极控制沟道区域的常导通区段。本文描述了包括HFET器件的又一集成电路器件，所述HFET器件包括支撑沟道区域的第一压电层、在第一压电层上方的第二压电层、源极和漏极。所述HFET器件还包括电介质层，所述电介质层在所述第二压电层上方以及在所述源极和所述漏极之间，并且具有多个区段，所述区段由多个间隙分离。另外，第一栅极具有连接到第一栅极接触的第一尖端，第一尖端在第一间隙内，第一间隙具有小于约200nm的长度；并且第二栅极设置在第一栅极和漏极之间，并进一步设置在多个间隙中的第二间隙中，第二间隙具有至少为500nm的长度。第一栅极控制沟道区域的常关断区段，并且第二区域控制沟道区域的常导通区段。第一压电层和第二压电层在异质结处相接，并且在第一尖端和异质结之间的最短垂直距离与在第二栅极和异质结之间的最短垂直距离基本相同。附图说明图1示出了传统的HFET器件。图2是示出在制造半导体器件期间电介质层中的固有压应力(施加在下面的层上的应力)的横截面图。图3示出了根据美国专利申请No.15/098,164的常关断HFET。图4是示出如本文所述的串联连接到常导通HFET的常关断HFET的电路图。图5是包括串联连接到常导通HFET的常关断HFET的HFET器件的横截面图，每个HFET具有其自己的源极和漏极。图6是示出如本文所述的HFET器件中的常关断器件的漏极电流与源极-栅极电压之间关系的图。图7是紧凑型集成HFET器件的横截面图，该器件包括控制沟道的常关断区段的第一栅极和控制沟道的常导通区段的第二栅极。图8是示出如本文所述的HFET器件中的常关断器件的漏极电流与源极-栅极电压之间关系的图。图9a和图9b分别是异质结finFET器件的透视图和横截面图。图10a、图10b和图10c是图9a和图9b的器件本文档来自技高网...

【技术保护点】
一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：第一压电层，支撑沟道层；第二压电层，在所述第一压电层上方；外源极；外漏极；电介质层，在所述第二压电层上方，在纵向上电分离所述外源极和所述外漏极，并且在纵向上具有多个区段，所述多个区段中的两个区段由第一间隙分离；第一栅极，具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度，其中在紧接在所述第二压电层下方的所述第一压电层中，在所述第一间隙正下方，所述电介质层中的应力产生至少约1×10

【技术特征摘要】
【国外来华专利技术】2016.05.20 US 62/339,2621.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：第一压电层，支撑沟道层；第二压电层，在所述第一压电层上方；外源极；外漏极；电介质层，在所述第二压电层上方，在纵向上电分离所述外源极和所述外漏极，并且在纵向上具有多个区段，所述多个区段中的两个区段由第一间隙分离；第一栅极，具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度，其中在紧接在所述第二压电层下方的所述第一压电层中，在所述第一间隙正下方，所述电介质层中的应力产生至少约1×1011/cm2电荷的压电电荷；和第二栅极，设置在所述电介质层中的第二间隙内，所述第二间隙在纵向上分离所述多个区段中的各区段，所述第二间隙具有至少500nm的长度，其中所述第一栅极控制所述沟道层的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段。2.根据权利要求1所述的集成电路器件，其中所述第一压电层实质上为晶体的第一III-V族半导体。3.根据权利要求2所述的集成电路器件，其中所述第一压电层实质上是单晶的。4.根据权利要求2所述的集成电路器件，其中所述第一压电层实质上是多晶的。5.根据权利要求2所述的集成电路器件，其中所述第二压电层实质上为晶体的第二III-V族半导体，所述晶体的第二III-V族半导体具有比所述晶体的第一III-V族半导体更宽的带隙。6.根据权利要求1所述的集成电路器件，还包括中间源极和中间漏极，所述第一栅极在所述外源极和所述中间漏极之间，以及所述第二栅极在所述中间源极和所述外漏极之间，并且其中所述中间源极与所述中间漏极电连接。7.根据权利要求1所述的集成电路器件，其中所述电介质层实质上为氮化硅。8.根据权利要求1所述的集成电路器件，其中所述第一栅极与所述第二栅极电连接。9.根据权利要求1所述的集成电路器件，其中所述第一栅极与所述第二栅极没有电连接。10.根据权利要求1所述的集成电路器件，所述第一栅极具有连接到所述第一栅极接触的第二尖端，所述第二尖端设置在所述电介质层中的第二间隙中，所述电介质层的所述多个区段中的一个区段被设置在所述第一尖端和所述第二尖端之间，第二间隙具有小于约200nm的长度。11.根据权利要求1所述的集成电路器件，其中所述第一压电层和所述第二压电层在异质结处相接，并且在所述第一尖端和所述异质结之间的最短垂直距离与在所述第二栅极和所述异质结之间的最短垂直距离实质上相同。12.一种集成电路器件，包括异质结场效应晶体管器件，所述异质结场效应晶体管器件包括：第一压电层，支撑沟道区域；第二压电层，在所述第一压电层上方；外源极；中间漏极；中间源极，电连接到所述中间漏极；外漏极；电介质层，在所述第二压电层上方，将所述外源极和所述中间漏极电分离，并且具有多个区段，所述多个区段中的两个区段由第一间隙分离；第一栅极，设置在所述外源极与所述中间漏极之间，所述第一栅极具有连接到第一栅极接触的第一尖端，所述第一尖端在所述第一间隙内，所述第一间隙具有小于约200nm的长度；和第二栅极，设置在所述中间源极与所述外漏极之间，所述第二栅极设置在所述电介质层中的第二间隙中，所述第二间隙在纵向上分离所述多个区段中的各区段，所述第二间隙具有至少500nm的长度，其中所述第一栅极控制所述沟道区域的常关断区段，并且所述第二栅极控制所述沟道区域的常导通区段。13.根据权利要求12所述的集成电路器件，其中所述第一压电层实质上为晶体的第一III-V族半导体。14.根据权利要求13所述的集成电路器件，其中所述第二压电层实质上为晶体的第二III-V族半导体，所述晶体的第二III-V族半导体具有比所述晶体的第一I...

【专利技术属性】
技术研发人员：H·Y·黄，N·德阿尔梅达布拉加，R·米克维科厄斯，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国,US