根据示范性实施例，一种双极性／双ＦＥＴ结构包括位于衬底上方的双极性晶体管。双极性／双ＦＥＴ结构还包括位于衬底上方的增强型ＦＥＴ和耗尽型ＦＥＴ。在双极性／双ＦＥＴ结构中，增强型ＦＥＴ的沟道位于双极性晶体管的基极上方，耗尽型ＦＥＴ的沟道位于双极性晶体管的基极下方。增强型ＦＥＴ的沟道与耗尽型ＦＥＴ的沟道隔离，以便使增强型ＦＥＴ与耗尽型ＦＥＴ解耦。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体结构领域。更具体而言，本专利技术涉及一种晶体管半导体结构。
技术介绍
利用BiFET技术，可以在同一半导体管芯上集成诸如异质结双极性晶体管(HBT) 的双极性晶体管和诸如增强型(E型)和耗尽型(D型)FET的场效应晶体管(FET)以提供更大的电路设计灵活性。在集成结构中，诸如HBT的双极性晶体管、E型FET和D型FET均可以针对具体应用加以有利地调节。例如，可以在诸如半绝缘砷化镓(GaAs)衬底的衬底上集成HBT、D型FET和E型FET，以分别形成用于如手机的通信装置的功率放大器、偏置电路和射频(RF)开关。不过，此前试图在衬底上集成双极性晶体管与E型和D型FET对E型和 D型FET的相应性能造成了不利影响。在一种常规方法中，例如，可以在诸如半绝缘GaAs衬底的衬底上形成HBT，可以在 HBT的子集电极下方集成E型和D型FET。不过，在这种常规方法中，E型和D型FET通常具有共享的外延层，这可能对E型FET的模拟属性造成不利影响。而且，由于共享外延层的原因，E型和D型FET之间可能发生耦合，这可能对D型FET的RF开关性能造成不利影响。 于是，在上述常规方法中，不影响D型FET的性能就无法优化E型FET的性能，反之亦然。
技术实现思路
一种双极性/双FET结构包括具有隔离沟道的增强型和耗尽型FET，基本如附图中的至少一个所示和/或结合至少一幅附图所述，在权利要求中进行了更为完整的阐述。附图说明图1示出了根据本专利技术一个实施例的示范性双极性/双FET结构的截面图。图2示出了根据本专利技术一个实施例的示范性增强型和耗尽型FET的截面图。图3示出了根据本专利技术一个实施例的示范性双极性/双FET结构的截面图。具体实施例方式本专利技术涉及包括具有隔离沟道的增强型和耗尽型FET的双极性/双FET结构。以下描述包含与本专利技术实施方式相关的具体信息。本领域的技术人员将认识到，可以通过与本申请中具体论述的方式不同的方式实施本专利技术。此外，未讨论本专利技术的一些具体细节，以免使本专利技术模糊不清。本申请中未描述的具体细节在本领域普通技术人员的知识范围之内。本申请中的附图及其伴随的详细描述仅仅涉及本专利技术的示范性实施例并且不是按比例绘制的。为了保持简洁，在本申请中未具体描述且未通过这些附图具体例示使用本专利技术原理的本专利技术其它实施例。如下文中将要详细论述的，本专利技术提供了一种创新的双极性/双FET结构，包括诸如异质结双极晶体管(HBT)的双极性晶体管和E型和D型FET，其中E型FET与D型FET隔离。尽管使用包括示范性NPN双极性晶体管、示范性E型NFET和示范性D型NFET的示范性双极性/双FET结构来例示本专利技术，但本专利技术也可以应用于包括PNP双极性晶体管、E型 PFET和D型PFET的双极性/双FET结构。而且，尽管GaAs (砷化镓)是一种用于例示本专利技术的半导体材料，但本专利技术也可以应用于其它类型的半导体材料，例如磷化铟αηρ)或氮化镓((iaN)。图1示出了根据本专利技术一个实施例包括示范性双极性/双FET结构的半导体管芯的截面图。图1中未考虑某些细节和特征，这些对于本领域普通技术人员而言是显而易见的。在图1中，结构100包括衬底104上的双极性/IFET结构102，在本专利技术的一个实施例中，衬底104可以是半绝缘GaAs衬底。在其它实施例中，衬底104可以包括磷化铟、氮化镓或其它类型的半导体材料。双极性/双FET结构102包括双极性晶体管106、E型(增强型)FET 108和D型(耗尽型)FET 110。双极性晶体管106包括子集电极112、蚀刻停止段 114、集电极116、基极118、发射极120、发射极触点122、蚀刻停止段124和发射极帽126。 双极性晶体管106可以包括例如NPN HBT0在一个实施例中，双极性晶体管106可以包括 PNP HBT0E型FET 108包括背栅极128、接触区域130和132以及沟道134，沟道1；34是导电沟道并且包括沟道段136、138和140。E型FET 108例如可以是NFET。在一个实施例中，E 型FET 108可以是PFET。E型FET 108可以包括例如异质结构FET (HFET)，例如高电子迁移率晶体管(HEMT)或伪晶HEMT (PHEMT)。在一个实施例中，E型FET 108可以包括金属-半导体FET (MESFET)。D型FET 110包括接触区域142和144以及沟道146，沟道146为导电沟道并且包括沟道段148。在一个实施例中，D型FET 110的沟道146可以包括多沟道段。 D型FET 110例如可以是NFET。在一个实施例中，D型FET 110可以是PFET。D型FET 110 可以包括例如HFET，例如HEMT或PHEMT。在一个实施例中，D型FET 110可以包括MESFET。 双极性/双FET结构102还包括隔离区以及基极、发射极、集电极、源极、漏极、栅极和背栅极接触，在图1中未示出它们。可以在无线通信装置，例如手机，或其它类型的电子装置中使用双极性/双FET结构102。例如，可以将双极性晶体管106用作手机或其它电子装置中的功率放大器。例如， 可以将E型FET 108用于模拟应用中，例如偏压和控制应用中，也可以用于数字逻辑电路中。尽管很适合用于RF开关应用中，但也可以在例如数字逻辑电路中使用D型FET 110。如图1所示，外延段111和沟道段148位于衬底104上方。外延段111和沟道段 148均包括一部分外延层150，在一个实施例中，外延层150可以包括例如GaAs。沟道段148 例如可以是导电沟道段。在一个实施例中，一个或多个缓冲层可以位于沟道段148和衬底 104之间。在一个实施例中，沟道段148可以包括轻掺杂N型GaAs。可以利用金属有机化学气相沉积(MOCVD)工艺、分子束外延(MBE)工艺或其它适当的沉积工艺，通过在衬底104 上沉积外延层150，并且适当地对外延层150构图，形成外延段111和沟道段148。图1中还示出，子集电极112位于外延段111上方，接触区域142和144位于沟道段148上方。子集电极112和接触区域142和144均包括一部分外延层152，在一个实施例中，外延层152可以包括，例如重掺杂的N型GaAs。可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层150上方沉积外延层152，并且对外延层152进行适当构图，从而形成子集电极112和接触区域142和144。图1中还示出，蚀刻停止段114位于子集电极112上方，外延段115位于接触区域 142和144上方。蚀刻停止段114和外延段115均包括一部分外延层154，在一个实施例中， 外延层巧4可以包括例如磷化铟镓(InGaP)。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层152上沉积外延层154并且对外延层巧4适当构图，从而形成蚀刻停止段114和外延段115。图1中还示出，集电极116位于蚀刻停止段114上方，外延段117位于外延段115上方。集电极116和外延段117均包括一部分外延层156，在一个实施例中， 外延层156可以包括例如轻掺杂的N型GaAs。例如，可以利用MOCVD工艺、MBE工艺或其它沉积工艺在外延层巧4上沉积外延层156本文档来自技高网...
【技术保护点】
１．一种位于衬底上的双极性／双ＦＥＴ结构，所述双极性／双ＦＥＴ结构包括：位于所述衬底上方的双极性晶体管；位于所述衬底上方的增强型ＦＥＴ和耗尽型ＦＥＴ；所述增强型ＦＥＴ的沟道位于所述双极性晶体管的基极上方，并且所述耗尽型ＦＥＴ的沟道位于所述双极性晶体管的所述基极下方。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·J·赞帕尔迪，
申请(专利权)人：天工方案公司，
类型：发明
国别省市：US
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