制造高电子迁移率晶体管的方法技术

在制造高电子迁移率晶体管的方法中，第一Ⅲ‑V族半导体层在基板上形成。第一Ⅲ‑V族半导体层经图案化以形成鳍及凹陷表面。第二Ⅲ‑V族半导体层形成以覆盖鳍及凹陷表面的顶表面及全部侧表面。第二Ⅲ‑V族半导体层通过等离子辅助原子层沉积形成，其中在每次形成刚沉积的单层时进行等离子处理。

【技术实现步骤摘要】
制造高电子迁移率晶体管的方法
本揭示是关于Ⅲ-V族半导体层、诸如高电子迁移率晶体管(high-electronmobilitytransistor,HEMT)的Ⅲ-V半导体元件以及其制造方法。
技术介绍
基于两个Ⅲ-V族化合物半导体的异质结构的高电子迁移率晶体管(high-electronmobilitytransistor,HEMT)归因于其于异质界面处的大的能带偏移及极化感应电荷而呈现优秀二维电子气体(2DEG)特性，进而导致高薄层浓度及高迁移率。若Ⅲ-V族半导体层通过MOCVD(金属有机化学气相沉积)形成，则大体需要高生长温度。除此之外，当在具有高深宽比的结构(诸如鳍结构)上沉积时，由MOCVD制备的薄膜的阶梯覆盖(stepcoverage)较差。由此，一般难以在纳米尺度的鳍的侧壁上通过MOCVD生长Ⅲ-V族化合物半导体异质结构。于侧壁处的不良界面品质可引起强电子散射并且降低元件迁移率。
技术实现思路
依据本揭示的一些实施方式，一种制造高电子迁移率晶体管的方法，其包含：在基板上形成第一Ⅲ-V族半导体层；图案化第一Ⅲ-V族半导体层以形成鳍及凹陷表面；以及形成第二Ⅲ-V族半导体层以覆盖鳍及凹陷表面的顶表面及全部侧表面。第二Ⅲ-V族半导体层通过等离子辅助原子层沉积形成，其中等离子处理是在每次形成刚沉积的单层时进行。附图说明本揭示的态样可从以下的详细说明及随附的附图理解。值得在此注明的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。图1是绘示根据本揭示的实施方式的等离子辅助原子层沉积的流程；图2A及图2B是绘示在根据本揭示的实施方式制造的GaN层上形成的AlN层的XRD(X射线绕射)结果；图3是绘示通过不同方法制备的AlN层的电子性质的比较；图4A及图4B是绘示根据本揭示的实施方式的AlN及GaN的堆叠的结构；图5是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图6是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图7是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图8是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图9是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图10是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图11是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图12是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图13是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图14是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图15是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图16是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图17是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图18是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图19是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图20是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图21是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图22是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图23是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图24是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图25是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图26是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图27是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图28是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图；图29是绘示根据本揭示的实施方式的用于制造Ⅲ-V半导体FET元件的各个阶段之一的横截面图。具体实施方式应理解以下揭示提供许多不同实施方式或实例，以便实施本揭示的不同特征。下文描述组件及排列的特定实施方式或实例以简化本揭示。当然，这些实施方式或实例仅为示例且并不意欲为限制性。例如，元件的尺寸不限于所揭示的范围或值，但可取决于制程条件及/或元件的期望性质。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施方式，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施方式。出于简明性及清晰的目的，各个特征可以不同比例任意描绘。进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。元件可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。此外，术语“由…制成”可意谓“包含”或“由…组成”。以下操作的顺序可改变。一或多个额外操作可在以下操作期间或在以下操作之后进行，并且可移除以下操作的一或多个。在本揭示中，将通过Ⅲ-V族半导体材料形成的异质结构施加至高电子迁移率晶体管(high-electronmobilitytransistor,HEMT)。更特定地，在高电子迁移率晶体管中施加AlxGa1-xN/GaN(0<x<1)异质结构。在本揭示的实施方式中，AlxGa1-xN阻障层通过在GaN层上进行原位Ar等离子处理的PE-ALD(plasmaenhancedatomiclayerdeposition,等离子辅助原子层沉积)生长。根据实施方式通过PE-ALD形成的AlxGa1-xN阻障层呈现良好晶体品质及2DEG(two-dimensionalelectrongas,二维电子气体)特性。图1是绘示根据本揭示的实施方式的等离子辅助原子层沉积的例示性流程。在一些实施方式中的操作(1)中，第一源材料提供在基板上方。在一些实施方式中，基板包括在基底基板上磊晶形成的GaN层。基底基板可能为GaN、蓝宝石或Si。第一源材料是用于Ⅲ族元素诸如Al、Ga及In的源材料(前驱物)。例如，第一源材料是三甲基铝(trimethylaluminium,TMA或TMAl)、三乙基铝(triethylaluminium,TEA或TEAl)、三甲基镓(trimethylgallium,TMG或TMGa本文档来自技高网...

【技术保护点】
一种制造高电子迁移率晶体管的方法，其特征在于，包含：在一基板上形成一第一Ⅲ‑V族半导体层；图案化该第一Ⅲ‑V族半导体层以形成一鳍及一凹陷表面；以及形成一第二Ⅲ‑V族半导体层以覆盖该鳍及该凹陷表面的一顶表面及全部侧表面，其中该第二Ⅲ‑V族半导体层通过一等离子辅助原子层沉积形成，其中一等离子处理是在每次形成一刚沉积的单层时进行。

【技术特征摘要】
2016.10.19 US 62/410,167;2017.09.13 US 15/703,4911.一种制造高电子迁移率晶体管的方法，其特征在于，包含：在一基板上...

【专利技术属性】
技术研发人员：陈敏璋，李伟豪，施奂宇，
申请(专利权)人：台湾积体电路制造股份有限公司，陈敏璋，
类型：发明
国别省市：中国台湾,71