一种半导体器件反熔丝结构及其制备方法技术

本发明专利技术提供一种半导体器件反熔丝结构及制备方法，制备包括：提供一半导体衬底，具有有源区及隔离区；于半导体衬底内定义一反熔丝配置区，形成一环绕反熔丝配置区的沟槽结构，反熔丝配置区包括位于有源区内的第一部分及延伸至隔离区内的第二部分；于沟槽结构的底部及局部侧壁形成介质层和导电层；于隔离区内形成电连接于导电层且第一接触窗，于有源区内形成与沟槽结构远离第一接触窗的一侧具有第二间距的第二接触窗。通过上述方案，本发明专利技术通过在埋入式金属线的一角设置凸出部，可以控制线路导通时的连接点，将第一接触窗设置在隔离区中，以保证器件导通时的稳定性，其制备可以在存储器的埋入式字符线的制备流程中完成，无需增加额外的工艺步骤。

A kind of reverse fuse structure and preparation method of semiconductor device

The present invention provides a semiconductor device anti fuse structure and a preparation method thereof. The preparation method comprises: providing a semiconductor substrate having an active region and the isolation region on a semiconductor substrate; an antifuse defined within the configuration area, forming a trench structure around the antifuse configuration, anti fuse allocation area located in the active region including the first part and the second part extends to the isolation zone; the medium layer and a conductive layer is formed on the bottom of the trench structure and local side walls; electrically connected to the conductive layer and the first contact window in the isolation zone, forming the second contact window with second spacing and the side groove structure away from the first contact in the active region. Through the scheme, the invention by setting in a corner of the bulge embedded metal wire, can connect point control circuit conduction, the first contact window is arranged in the isolation zone, in order to ensure the stability of the device through the preparation, can be embedded in the memory of the character lines in preparation process complete, without additional processing steps.

【技术实现步骤摘要】
一种半导体器件反熔丝结构及其制备方法
本专利技术属于集成电路制造
，特别是涉及一种半导体器件反熔丝结构及其制备方法。
技术介绍
众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。而根据编程的次数，非易失性存储器可进一步区分为：多次编程的存储器(multi-timeprogrammablememory，简称MTP存储器)、一次编程的存储器(onetimeprogrammablememory，简称OTP存储器)或者光罩式只读存储器(MaskROM存储器)。OTP存储器件可以被分类为熔丝型OTP存储器件或者反熔丝型OTP存储器件。包括在熔丝型OTP存储器件内的每个存储单元可以在其被编程之前提供短路，并且可以在其被编程之后提供开路。相反地，包括在反熔丝型OTP存储器件内的每个存储单元可以在其被编程之前提供开路，并且可以在其被编程之后提供短路。考虑到MOS晶体管的特征，CMOS工艺可以适用于反熔丝型OTP存储器件的制造。而如DRAM备用存储单元控制反熔丝结构至关重要，现有技术中，存在着反熔丝结构导通时，导通点位置不确定，导通线路单一，以及导通后器件不稳定等问题，另外，现有技术中的反熔丝器件结构的制备大多独立于其他器件的制备工艺流程之外，工艺复杂，生产周期长，成本较高。因此，如何提供一种反熔丝结构及其制备方法，以解决现有技术中的上述问题实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件反熔丝结构及其制备方法，用于解决现有技术中反熔丝结构连通点不确定且线路导通后器件不稳定以及反熔丝结构制备工艺复杂等问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体器件反熔丝结构的制备方法，包括如下步骤：1)提供一半导体衬底，所述半导体衬底具有有源区及位于所述有源区外围的隔离区；2)于所述半导体衬底内定义一反熔丝配置区，并形成一环绕所述反熔丝配置区的沟槽结构，其中，所述反熔丝配置区包括位于所述有源区内的第一部分以及与连接所述第一部分的一端并延伸在所述隔离区内的第二部分；3)于所述沟槽结构的底部及局部侧壁形成连续的介质层，并于所述介质层内填充导电层，所述导电层的顶部低于所述半导体衬底的上表面；以及4)于所述隔离区内形成电连接于所述导电层且与所述有源区具有第一间距的第一接触窗，以及于所述有源区内形成第二接触窗，所述第二接触窗与所述沟槽结构远离所述第一接触窗的一侧具有第二间距。作为本专利技术的一种优选方案，步骤2)中，形成所述沟槽结构的步骤：2-1)于所述反熔丝配置区上对应形成第一掩膜层，并于所述半导体衬底表面形成覆盖所述第一掩膜层的顶部及侧壁的第二掩膜层；2-2)去除所述第一掩膜层顶部的所述第二掩膜层以及所述第一掩膜层，以保留所述第二掩膜层形成在所述第一掩膜层的侧边的部分；2-3)于步骤2-2)得到结构的表面沉积一层第三掩膜层，另使所述第三掩膜层的上表面不高于剩余的所述第二掩膜层的上表面；2-4)去除剩余的所述第二掩膜层，以得到沟槽开口；以及2-5)藉由所述沟槽开口继续刻蚀所述半导体衬底，以于所述半导体衬底内形成与所述沟槽开口相对应的所述沟槽结构。作为本专利技术的一种优选方案，步骤2-3)中，形成所述第三掩膜层的步骤包括：先于步骤2-2)得到结构的表面形成一层高度高于剩余的所述第二掩膜层的第三掩膜材料层，再采用平坦化工艺去除部分所述第三掩膜材料层直至暴露出剩余的所述第二掩膜层的顶部，以得到所述第三掩膜层。作为本专利技术的一种优选方案，步骤2)中，形成的所述沟槽结构包括环形部以及凸出部，其中，所述环形部环绕所述反熔丝配置区的外侧壁，所述凸出部位于所述环形部靠近所述第二接触窗的一侧的外侧壁上且所述凸出部与所述第二接触窗之间具有第三间距。作为本专利技术的一种优选方案，步骤1)中，还包括于所述半导体衬底表面形成一层刻蚀阻挡层的步骤。作为本专利技术的一种优选方案，步骤3)中，还包括填充所述导电层之前，于所述介质层表面形成一层胶合层的步骤。作为本专利技术的一种优选方案，所述介质层的顶部低于所述半导体衬底的上表面；还包括于步骤3)得到结构的表面形成一层填孔绝缘层的步骤，所述填孔绝缘层填充于所述沟槽结构的上部且延伸至所述半导体衬底的上表面。作为本专利技术的一种优选方案，步骤4)中，所述第一间距为0.3～30纳米；所述第二间距为0.3～30纳米。作为本专利技术的一种优选方案，所述隔离区的深度为所述半导体衬底厚度的50％～90％；所述反熔丝配置区的第二部分的位于所述隔离区内的长度为所述第二部分总长度的10％～50％；所述沟槽结构的宽度为所述反熔丝配置区的宽度的10％～50％；所述沟槽结构的深度为所述半导体衬底厚度的30％～70％；所述介质层及所述导电层的顶部与所述半导体衬底表面之间的距离为所述沟槽结构深度的20％～60％；所述介质层的厚度为所述沟槽结构宽度的0.1％～10％。作为本专利技术的一种优选方案，步骤1)～步骤4)的工艺实施在埋入式字符线的制作中。本专利技术还提供一种半导体器件结构，所述半导体器件结构包括：半导体衬底，具有有源区及位于所述有源区外围的隔离区；反熔丝配置区，定义于所述半导体衬底内，所述反熔丝配置区包括位于所述有源区内的第一部分以及与连接所述第一部分的一端并延伸至所述隔离区内的第二部分；沟槽结构，位于所述半导体衬底内，并环绕设置于所述反熔丝配置区的外缘；介质层及导电层，所述介质层结合于所述沟槽结构的底部及局部侧壁，所述导电层填充于所述介质层内，所述介质层及所述导电层的顶部均低于所述半导体衬底的表面；以及第一接触窗及第二接触窗，所述第一接触窗电连接于处于所述隔离区内的所述导电层上且与所述有源区具有第一间距，所述第二接触窗位于所述有源区内且与所述沟槽结构远离所述第一接触窗的一侧具有第二间距。作为本专利技术的一种优选方案，所述沟槽结构包括环形部以及凸出部，其中，所述环形部环绕所述反熔丝配置区的外侧壁，所述凸出部位于所述环形部靠近所述第二接触窗的一侧的外侧壁上且所述凸出部与所述第二接触窗之间具有第三间距。作为本专利技术的一种优选方案，所述介质层的顶部低于所述半导体衬底的上表面；所述半导体器件反熔丝结构还包括填孔绝缘层，填充于所述沟槽结构的上部并延伸至所述半导体衬底的上表面，其中，所述第一接触窗穿过所述填孔绝缘层与所述导电层电连接，所述第二接触窗穿过所述填孔绝缘层并延伸至所述有源区内。作为本专利技术的一种优选方案，所述介质层与所述导电层之间还形成有一层胶合层。作为本专利技术的一种优选方案，所述胶合层的材料包括氮化钛。作为本专利技术的一种优选方案，所述导电层的材料选自钨、钛、镍、铝、铂、硅氮化钛、金属氮化物、金属硅化物以及掺杂多晶硅所构成的群组中的至少一种；所述导电层的电阻率为2×10-8Ωm～1×102Ωm；；所述介质层的材料选自二氧化硅、氧化铪所构成的群组中的至少一种。作为本专利技术的一种优选方案，所述第一接触窗与所述第二接触窗的结构相同，包括导电柱以及位于所述导电柱的外侧壁及底部的接合层。作为本专利技术的一种优选方案，所述第一间距为0.3～30纳米；所述第二间距为0.3～30纳米。如上所述，本专利技术的半导体结构及其制备方法本文档来自技高网...

【技术保护点】
一种半导体器件反熔丝结构的制备方法，其特征在于，包括如下步骤：1)提供一半导体衬底(1)，所述半导体衬底具有有源区(11)及位于所述有源区外围的隔离区(12)；2)于所述半导体衬底内定义一反熔丝配置区(13)，并形成一环绕所述反熔丝配置区的沟槽结构(71)，其中，所述反熔丝配置区包括位于所述有源区内的第一部分(132)以及连接所述第一部份的一端并延伸至所述隔离区内的第二部分(131)；3)于所述沟槽结构的底部及局部侧壁形成连续的介质层(81)，并于所述介质层内填充导电层(83)，所述导电层的顶部低于所述半导体衬底的上表面；以及4)于所述隔离区内形成电连接于所述导电层且与所述有源区具有第一间距(Z1)的第一接触窗(91)，以及于所述有源区内形成第二接触窗(92)，所述第二接触窗与所述沟槽结构远离所述第一接触窗的一侧具有第二间距(Z2)。

【技术特征摘要】
1.一种半导体器件反熔丝结构的制备方法，其特征在于，包括如下步骤：1)提供一半导体衬底(1)，所述半导体衬底具有有源区(11)及位于所述有源区外围的隔离区(12)；2)于所述半导体衬底内定义一反熔丝配置区(13)，并形成一环绕所述反熔丝配置区的沟槽结构(71)，其中，所述反熔丝配置区包括位于所述有源区内的第一部分(132)以及连接所述第一部份的一端并延伸至所述隔离区内的第二部分(131)；3)于所述沟槽结构的底部及局部侧壁形成连续的介质层(81)，并于所述介质层内填充导电层(83)，所述导电层的顶部低于所述半导体衬底的上表面；以及4)于所述隔离区内形成电连接于所述导电层且与所述有源区具有第一间距(Z1)的第一接触窗(91)，以及于所述有源区内形成第二接触窗(92)，所述第二接触窗与所述沟槽结构远离所述第一接触窗的一侧具有第二间距(Z2)。2.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤2)中，形成所述沟槽结构的步骤具体包括：2-1)于所述反熔丝配置区上对应形成第一掩膜层(21)，并于所述半导体衬底表面形成覆盖所述第一掩膜层的顶部及侧壁的第二掩膜层(41)；2-2)去除所述第一掩膜层顶部的所述第二掩膜层以及所述第一掩膜层，以保留所述第二掩膜层形成在所述第一掩膜层的侧边的部分；2-3)于步骤2-2)得到结构的表面沉积一层第三掩膜层(52)，另使所述第三掩膜层的上表面不高于剩余的所述第二掩膜层的上表面；2-4)去除剩余的所述第二掩膜层，以得到沟槽开口(61)；以及2-5)藉由所述沟槽开口继续刻蚀所述半导体衬底，以于所述半导体衬底内形成与所述沟槽开口相对应的所述沟槽结构。3.根据权利要求2所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤2-3)中，形成所述第三掩膜层的步骤包括：先于步骤2-2)得到结构的表面形成一层高度高于剩余的所述第二掩膜层的第三掩膜材料层(51)，再采用平坦化工艺去除部分所述第三掩膜材料层直至暴露出剩余的所述第二掩膜层的顶部，以得到所述第三掩膜层。4.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤2)中，形成的所述沟槽结构(71)包括环形部(711)以及凸出部(712)，其中，所述环形部环绕所述反熔丝配置区的外侧壁，所述凸出部位于所述环形部靠近所述第二接触窗的一侧的外侧壁上且所述凸出部与所述第二接触窗之间具有第三间距(Z3)。5.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤1)中，还包括于所述半导体衬底表面形成一层刻蚀阻挡层(31)的步骤。6.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤3)填充所述导电层之前，还包括于所述介质层表面形成一层胶合层(82)的步骤。7.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，所述介质层的顶部低于所述半导体衬底的上表面；还包括于步骤3)得到结构的表面形成一层填孔绝缘层(93)的步骤，所述填孔绝缘层填充于所述沟槽结构的上部且延伸至所述半导体衬底的上表面。8.根据权利要求1所述的半导体器件反熔丝结构的制备方法，其特征在于，步骤4)中，所述第一间距为0.3～30纳米；所述第二间距为0.3～30纳米。9.根据权...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34