非易失性存储器测试制造技术

提供了包括在由处理器(11)测试其他系统部件的至少一部分期间同时测试非易失性存储器的设备、系统和方法。

Nonvolatile memory test

A device, system and method including testing nonvolatile memory simultaneously during at least part of the test of other system components by a processor (11) is provided.

【技术实现步骤摘要】
非易失性存储器测试
本申请涉及与非易失性存储器的测试有关的设备、方法和系统。
技术介绍
片上系统(SoC)在单个芯片上提供各种功能。这种片上系统的典型部件可以包括处理器、振荡器、输出驱动器和/或模拟或者数字输入。此外，片上系统通常包括嵌入式非易失性存储器，例如闪存。这种非易失性存储器例如用于存储用于片上系统的处理器的程序部分或者数据。非易失性存储器还允许通过更新非易失性存储器、永久数据和应用代码的存储来使用设备特征配置。典型的非易失性存储器包括闪存、EPROM(电可编程只读存储器)或者EEPROM(电可擦除可编程只读存储器)，但不限于此。片上系统上提供的这种非易失性存储器的尺寸随时间一直在增加。例如，在诸如AUTOSAR(汽车开放系统架构)的汽车行业中，诸如安全特征和软件框架的新特征需要增加用于数据和软件代码的存储空间。通常在生产测试期间测试片上系统。与诸如随机访问存储器(RAM)、只读存储器(ROM)或者动态随机访问存储器(DRAM)的其它存储器类型相比，诸如闪存的非易失性存储器具有相对较慢的访问时间，特别是较慢的写访问。因此，闪存测试需要相当长的时间。例如，对于具有128kB闪存的嵌入式功率集成电路SoC，后端测试流程中用于闪存的测试时间可能高达总测试时间的约30％。增加的测试时间导致增加的生产成本。因此，目的是提供能够减少总测试时间的设备和方法。
技术实现思路
根据一个实施例，提供了一种设备，包括：处理器，非易失性存储器，测试控制器，以及至少一个其他电路部件，其中，在测试模式中，处理器配置为测试所述至少一个其他电路部件，并且其中测试控制器配置为与至少一个其他电路部件的测试的至少一部分同时测试非易失性存储器。根据另一实施例，提供了一种片上系统，包括：微控制器，闪存，其他电路，以及内建自测试控制器，其中内建自测试控制器配置为与微控制器测试至少一些其他电路至少部分同时地测试闪存。根据另一实施例，提供了一种方法，包括：使用处理器测试系统部件，以及在系统部件的测试的一部分期间同时测试非易失性存储器。以上概述仅旨在给出一些实施例的某些特征的简要概述，而不应被解释为限制性的。特别地，其他实施例可以具有除上述讨论的实施例的其它特征。附图说明图1是根据一个实施例的设备的框图。图2是图示了根据一个实施例的方法的流程图。图3是根据一个实施例的设备的详细框图。图4是根据另一实施例的设备的详细框图。图5是图示了根据一个实施例的设备的示图。图6A是出于比较目给出的图示了用于图5的设备的常规测试方法的流程图，并且图6B是图示了根据一个实施例的方法的流程图。图7是图示了根据一些实施例的可用于测试非易失性存储器的命令的表。图8图示了根据一些实施例使用图7的命令用于测试过程的代码。具体实施方式下面，将参考附图详细描述各种实施例。这些实施例仅以示例的方式给出并且不应当理解为限制性的。例如，虽然将实施例描述为包括多个特征或者元件，但是这不应当理解为指示所有这些特征或者元件对于实现是必需的。相反，在其他实施例中，一些这些特征或者元件可以被省略和/或可以被备选特征或者元件替代。此外，除了在附图中明确示出或者在本文中描述的特征或者元件之外，还可以提供其他特征或者元件，例如在常规片上系统设备中使用的特征或者元件。来自不同实施例的特征可以组合以形成其他实施例。相对于一个实施例描述的变化或者修改也可应用于其他实施例。图中示出的或者本文描述的任何直接电连接或者耦合(即没有中间元件的任何连接或者耦合)也可以通过间接连接或者耦合(即具有一个或者多个附加中间元件的连接或者耦合)来实现，只要基本上维持连接或者耦合的一般目的(例如以传输某种信号或者某种信息或者以提供某种控制)。下面描述的一些实施例涉及非易失性存储器(NVM)的测试。非易失性存储器通常被理解为可以写入数据的存储器，并且即使不提供电流或者电压该存储器也维持数据。这种非易失性存储器的示例包括闪存、EPROMs或者EEPROMs。在该方面中的测试涉及可以评估设备的正确操作的任何动作。对于诸如非易失性存储器的存储器，测试可能涉及将测试数据写入到存储器，并从存储器读取测试数据。一些实施例涉及片上系统。片上系统，有时也被称为芯片上系统，并且通常缩写为SoC，是将计算机或者其他电子系统的所有或者至少大部分部件集成到单个芯片中的集成电路，即在单个芯片管芯上。在这种单个芯片管芯上片上系统可以包含数字、模拟、混合信号和/或射频功能。典型的应用是在嵌入式系统的领域中。现在转向附图，图1示出了图示根据一个实施例的设备10的示意性框图。在一些实施例中，设备10可以被实施为片上系统，使得设备10的所有或者几乎所有元件，特别是图1所图示的元件，设置在单个芯片管芯上。在其它实施例中，可以在分离的芯片管芯上实施图1示出的元件，并且可以例如在单个半导体封装件中提供图1示出的元件。图1的设备10包括处理器11、其他电路部件12(诸如接口、存储器、驱动器等)、非易失性存储器15和非易失性存储器(NVM)内建自测试(BIST)电路14。部件经由图1的实施例中的总线13或者其它电连接耦合。非易失性存储器15可以例如是闪存、EPROM或者EEPROM，但不限于此。处理器11可以是任何种类的处理器，例如通用处理器或者微控制器。提供多路复用实体16。在测试模式中，多路复用实体16将内建自测试电路14耦合到非易失性存储器15，并且将内建自测试电路14和非易失性存储器15从总线13解耦。在常规操作中，多路复用器16将非易失性存储器15耦合到总线13，使得处理器11可以访问非易失性存储器15。在测试模式中，处理器11可以运行程序来测试其他电路部件12。此外，BIST电路14可以通过处理器11在其它电路部件12的至少一些测试期间测试非易失性存储器15，使得并行地和/或同时地有效执行测试。在一些实施例中，与处理器11顺序地执行其他电路部件12和非易失性存储器15的测试的情况相比，这可以减少测试所需的总体时间。在一些实施例中，可选地，如虚线17指示的，处理器11可以在其他电路部件12的测试的某些部分期间通过BIST电路14暂停测试。在一些实施例中，该指令可以经由专用通信连接，但在其他实施例中可以经由总线13执行。特别地，在测试其他电路部件12的一些阶段期间，在设备10中可以采取在普通操作范围之外的条件(例如降低或者增加电源电压以执行某些应力测试、改变设备10的时钟等)。在这种阶段期间测试非易失性存储器15可能使测试结果失真，因为例如消极的测试结果可能不仅由非易失性存储器15的故障引起，而且可能由用于测试其它电路部件12的这种测试条件引起。因此，在应用这些条件的阶段期间，通过BIST电路14的测试可以暂停。在该暂停中，BIST电路14的状态可以被“冻结”，使得在测试的暂停之后，可以恢复非易失性存储器15的测试。应当注意，虽然BIST电路14和非易失性存储器15在图1中被描绘为分离的框。它们也可以集成在一起。在这种情况下，在一些实现中，可以省略多路复用器16。图2是图示了根据一个实施例的方法的流程图。可以在图1的设备10中执行图2的方法，但也可以在其他设备中执行。然而，为了更好的理解，将参考图1的设备10来描述图2的方法。这不应理解为将图2的方法限本文档来自技高网...

【技术保护点】
一种设备，包括：处理器，非易失性存储器，测试控制器，以及至少一个其他电路部件，其中，在测试模式中，所述处理器被配置为测试所述至少一个其他电路部件，并且其中所述测试控制器被配置为与所述至少一个其他电路部件的测试的至少一部分同时测试所述非易失性存储器。

【技术特征摘要】
2016.08.10 DE 102016114795.81.一种设备，包括：处理器，非易失性存储器，测试控制器，以及至少一个其他电路部件，其中，在测试模式中，所述处理器被配置为测试所述至少一个其他电路部件，并且其中所述测试控制器被配置为与所述至少一个其他电路部件的测试的至少一部分同时测试所述非易失性存储器。2.根据权利要求1所述的设备，其中所述设备被实施为片上系统。3.根据权利要求1所述的设备，其中所述测试控制器与所述非易失性存储器分离。4.根据权利要求3所述的设备，还包括耦合所述处理器、所述非易失性存储器和所述至少一个其他电路部件的总线系统，所述设备还包括多路复用器，所述多路复用器被配置为在所述测试模式期间将所述非易失性存储器从所述处理器解耦。5.根据权利要求1或者2中任一项所述的设备，其中所述测试控制器被并入在所述非易失性存储器的存储控制器中。6.根据权利要求1至5中任一项所述的设备，其中所述测试控制器被配置为被暂停以便暂停所述非易失性存储器的测试。7.根据权利要求6所述的设备，其中所述处理器被配置为在所述至少一个其他电路部件的一些测试阶段期间暂停所述测试控制器。8.根据权利要求7所述的设备，其中所述一些测试阶段包括负面影响所述非易失性存储器的测试的操作条件。9.根据权利要求1至8中任一项所述的设备，其中所述非易失性存储器包括闪存。10.一种片上系统，包括：微控制器...

【专利技术属性】
技术研发人员：T·巴克施，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE