包括多个半导体裸芯的扇出半导体装置制造方法及图纸

公开的一种半导体封装体包括多个堆叠的半导体裸芯，该多个堆叠的半导体裸芯通过引线键合体彼此电连接。该堆叠的半导体裸芯提供在模塑料中，使得在裸芯堆叠体中的顶部裸芯和模塑料的表面之间存在间隔。至顶部裸芯的引线键合体可以提供在间隔中。再分配层垫被固定到模塑料的表面。成列的凸块可以形成在裸芯堆叠体中的顶部裸芯的裸芯接合垫上，以穿过间隔将再分配层垫电耦合到裸芯堆叠体。

A fan out semiconductor device including a number of semiconductor bare cores

An open semiconductor package includes a plurality of stacked semiconductor bare cores, which are electrically connected to each other through a lead bond. The stacked bare core of the semiconductor is provided in the mold plastic so that there is a gap between the top of the bare core and the surface of the mold plastic in the bare core stack. The lead bonding of the top to the bare core can be provided in the interval. Fixed pad redistribution layer to the surface of the plastic mould. The rows of bumps can be formed on bare core pad of bare core stack with bare core, and electrically distribute the redistribution layer pad through the gap to the bare core stack.

【技术实现步骤摘要】
包括多个半导体裸芯的扇出半导体装置
本公开涉及半导体封装体。
技术介绍
对便携式消费电子产品的需求的强劲增长推动了对大容量存储装置的需求。非易失性半导体存储器装置(诸如闪存存储卡)正变得广泛地使用，以满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固的设计以其高可靠性和大容量已经使这样的存储器装置理想地用于各种电子装置中，所述各种电子装置例如包括数码相机、数码音乐播放器、视频游戏机、PDA和移动电话。虽然很多不同的封装配置是已知的，闪存存储卡一般可以制造为系统级封装(SiP)或多芯片模块(MCM)，在这种情形下，多个裸芯被安装和互连在小印迹基板上。基板一般可以包括具有导电层的刚性、电介质基体，该导电层在一侧或两侧上被蚀刻。在裸芯和(多个)导电层之间形成电连接，并且(多个)导电层为提供用于将裸芯连接至主机装置的电引线结构。一旦完成裸芯和基板之间的电连接，该组件则通常被包封在模塑料(moldcompound)中，该模塑料提供保护性封装体。一种类型的半导体封装体是所谓的扇出(fanout)芯片级封装体，在这种情形下，半导体裸芯被嵌入在模塑料中，该半导体裸芯的有源表面包括与模塑料的表面共面的裸芯接合垫。再分配层的第一表面之后被固定到半导体裸芯的有源表面和模塑料。再分配层包括第二表面，该第二表面具有用于将扇出封装体安装到主机装置的焊料球。图1中示出了常规的扇出芯片级半导体封装体20的截面侧视图。封装体20包括半导体裸芯，诸如闪存裸芯22。半导体裸芯22可以被包封在模塑料24中，裸芯22的表面26包括与模塑料24的表面共面的裸芯接合垫28。之后可以将再分配层30固定到裸芯22和模塑料24的共面表面。再分配层30经由再分配层30内的电迹线34和通孔36将裸芯22的裸芯接合垫28电连接到焊料凸块32。焊料凸块32可以表面安装到主机装置(诸如印刷电路板)以将封装体20与主机装置电连接。在扇出芯片级封装体(诸如封装体20)中，有用于单个半导体裸芯(即，直接靠着再分配层30的半导体裸芯22)的空间。由于裸芯22的裸芯接合垫28直接靠着再分配层30的相邻表面中的电接触，因此没有空间用于附加裸芯到再分配层30的电连接。
技术实现思路
总的来说，在一个示例中，本技术涉及一种半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，多个堆叠的半导体裸芯包括在堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，多个半导体裸芯包封在模塑料内，以便包括裸芯接合垫的第一半导体裸芯的表面在模塑料内，并且与模塑料的表面分隔开；引线键合体，其被固定在多个堆叠的半导体裸芯的裸芯接合垫上，引线键合体电耦合多个堆叠的半导体裸芯；成列的一个或多个凸块，其形成在第一半导体裸芯上的裸芯接合垫处的引线键合体的顶部，每列的一个或多个凸块具有通过模塑料的表面暴露的凸块的表面；再分配层垫，其被固定到模塑料的表面，该再分配层垫包括：在再分配层垫的第一表面上的接触垫，该接触垫与模塑料的表面处的每列的暴露的凸块相配合，在再分配层垫的第二表面上的焊料凸块，以及导电图案，其用于将再分配层垫的第一表面上的接触垫与再分配层垫的第二表面上的所选择的那些焊料凸块电连接。在另外的示例中，本技术涉及一种半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，多个堆叠的半导体裸芯包括在堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，多个半导体裸芯包封在模塑料内，包括裸芯接合垫的第一半导体裸芯的表面嵌入在模塑料内，以限定第一半导体裸芯的表面和模塑料的表面之间的间隔；引线键合体，其被固定在堆叠的半导体裸芯的裸芯接合垫上，引线键合体电耦合多个堆叠的半导体裸芯，至第一半导体裸芯上的裸芯接合垫的引线键合体被提供在第一半导体裸芯的表面和模塑料的表面之间的间隔中；成列的一个或多个凸块，其形成在第一半导体裸芯上的裸芯接合垫处的引线键合体的顶部，每列的一个或多个凸块填充第一半导体裸芯的表面和模塑料的表面之间的间隔；再分配层垫，其被固定到模塑料的表面，该再分配层垫包括：在再分配层垫的第一表面上的接触垫，该接触垫与模塑料的表面处的每列的暴露的凸块相配合，在再分配层垫的第二表面上的焊料凸块，以及导电图案，其用于将再分配层垫的第一表面上的接触垫与再分配层垫的第二表面上的选择的那些焊料凸块电连接。在又一个示例中，本技术涉及一种扇出半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，多个堆叠的半导体裸芯包括在堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，多个半导体裸芯包封在模塑料内，包括裸芯接合垫的第一半导体裸芯的表面嵌入在模塑料内，以限定第一半导体裸芯的表面和模塑料的表面之间的间隔；引线键合体，其被固定在多个堆叠的半导体裸芯的裸芯接合垫上，引线键合体电耦合多个堆叠的半导体裸芯，至第一半导体裸芯上的裸芯接合垫的引线键合体被提供在第一半导体裸芯的表面和模塑料的表面之间的间隔中；再分配层垫，其被固定到模塑料的表面，该再分配层垫包括：在再分配层垫的第一表面上的接触垫，在再分配层垫的第二表面上的焊料凸块，以及导电图案，其用于将再分配层垫的第一表面上的接触垫与再分配层垫的第二表面上的所选择的那些焊料凸块电连接；以及装置，该装置被提供在间隔中以将再分配层垫的接触垫与第一半导体裸芯的裸芯接合垫电耦合。附图说明图1是常规扇出芯片级半导体封装体的截面边视图。图2是根据本技术的实施例的半导体装置的组装的流程图。图3和图4分别是根据本技术的实施例制造半导体装置的第一中间阶段的该半导体装置的局部透视图和边视图。图5和图6分别是根据本技术的实施例制造半导体装置的第二中间阶段的该半导体装置的局部透视图和边视图。图6A是根据本技术的实施例的包括一列凸块的上部半导体裸芯的局部放大边视图。图7和图8分别是根据本技术的实施例制造半导体装置的第一中间阶段的该半导体装置的局部透视图和边视图。图9和图10分别是根据本技术的实施例制造半导体装置的第一中间阶段的该半导体装置的局部透视图和边视图。图11是根据本技术的实施例所制造的半导体装置的面板的局部透视图。图12是示出了将载体与根据本技术的实施例所制造的半导体装置分离的边视图。图13是根据本技术的实施例固定到主机装置的半导体装置的边视图。图14是常规的基板半导体封装体的侧视图。具体实施方式现在将参照附图来描述本技术，在实施中，本技术涉及包括多个半导体裸芯的扇出半导体装置。可以理解的是，本专利技术可以以很多不同的形式来实施，而不应被理解为限于本文所阐述的实施例。确切地说，提供这些实施例使得本公开将是透彻和完整的，并将完全地向本领域的技术人员传达本专利技术。实际上，本专利技术旨在覆盖这些实施例的替代、修改和等同，这些实施例的替代、修改和等同被包括在由所附权利要求限定的本专利技术的范围和精神之内。此外，在本专利技术的以下详细描述中，提出许多具体的细节以便提供本专利技术的透彻理解。然而，对本领域的普通技术人员将清楚的是，本专利技术可以在没有这样的具体细节的情况下来实践。如可以在本文中使用的术语“顶部”和“底部”、“上部”和“下部”以及“垂直”和“水平”仅为示例和说明性目的，并非意味着限制本专利技术，因为所引用的项目可以在位置和取向上进行交换。此外，如本文所使用的术语“本文档来自技高网...

【技术保护点】
一种半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，所述多个堆叠的半导体裸芯包括在所述堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，所述多个半导体裸芯包封在所述模塑料内，以便包括所述裸芯接合垫的所述第一半导体裸芯的表面在所述模塑料内，并且与所述模塑料的表面分隔开；引线键合体，其被固定在所述多个堆叠的半导体裸芯的裸芯接合垫上，所述引线键合体电耦合所述多个堆叠的半导体裸芯；成列的一个或多个凸块，其形成在所述第一半导体裸芯上的裸芯接合垫处的所述引线键合体的顶部，每列的所述一个或多个凸块具有通过所述模塑料的表面暴露的凸块的表面；再分配层垫，其被固定到所述模塑料的表面，所述再分配层垫包括：接触垫，所述接触垫在所述再分配层垫的第一表面上，所述接触垫在所述模塑料的表面处与每列的暴露的凸块相配合，焊料凸块，所述焊料凸块在所述再分配层垫的第二表面上，以及导电图案，其用于将所述再分配层垫的第一表面上的所述接触垫与所述再分配层垫的第二表面上的所选择的那些焊料凸块电连接。

【技术特征摘要】
1.一种半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，所述多个堆叠的半导体裸芯包括在所述堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，所述多个半导体裸芯包封在所述模塑料内，以便包括所述裸芯接合垫的所述第一半导体裸芯的表面在所述模塑料内，并且与所述模塑料的表面分隔开；引线键合体，其被固定在所述多个堆叠的半导体裸芯的裸芯接合垫上，所述引线键合体电耦合所述多个堆叠的半导体裸芯；成列的一个或多个凸块，其形成在所述第一半导体裸芯上的裸芯接合垫处的所述引线键合体的顶部，每列的所述一个或多个凸块具有通过所述模塑料的表面暴露的凸块的表面；再分配层垫，其被固定到所述模塑料的表面，所述再分配层垫包括：接触垫，所述接触垫在所述再分配层垫的第一表面上，所述接触垫在所述模塑料的表面处与每列的暴露的凸块相配合，焊料凸块，所述焊料凸块在所述再分配层垫的第二表面上，以及导电图案，其用于将所述再分配层垫的第一表面上的所述接触垫与所述再分配层垫的第二表面上的所选择的那些焊料凸块电连接。2.如权利要求1所述的半导体封装体，其中一列凸块在裸芯接合垫的上方的高度大于或等于引线键合体在所述裸芯接合垫以上的高度。3.如权利要求1所述的半导体封装体，其中至所述第一半导体裸芯的裸芯接合垫的引线键合体完全包封在所述模塑料内。4.如权利要求1所述的半导体封装体，其中至所述第一半导体裸芯的裸芯接合垫的引线键合体通过所述模塑料的表面暴露。5.如权利要求1所述的半导体封装体，其中在一列凸块中有一个至四个凸块。6.如权利要求1所述的半导体封装体，其中所述引线键合体包括所述第一半导体裸芯的裸芯接合垫上的柱凸块。7.如权利要求6所述的半导体封装体，其中在所述柱凸块的顶部上堆叠有一个至四个凸块。8.如权利要求1所述的半导体封装体，其中所述再分配层垫的足印与所述模塑料的表面的足印相同。9.如权利要求8所述的半导体封装体，其中所述再分配层垫和所述模塑料的表面的足印大于所述多个堆叠的半导体裸芯的足印。10.一种半导体封装体，其包括：多个堆叠的半导体裸芯，每个半导体裸芯包括裸芯接合垫，所述多个堆叠的半导体裸芯包括在所述堆叠的半导体裸芯的顶部的第一半导体裸芯；模塑料，所述多个半导体裸芯包封在所述模塑料内，包括所述裸芯接合垫的所述第一半导体裸芯的表面嵌入在所述模塑料内，以限定所述第一半导体裸芯的表面和所述模塑料的表面之间的间隔；引线键合体，其被固定在所述多个堆叠的半导体裸芯的裸芯接合垫上，所述引线键合体电耦合所述多个堆叠的半导体裸芯，至所述第一半导体裸芯上的裸芯接合垫的所述引线键合体被提供在所述第一半导体裸芯的表面和所述模塑料的表面之间的所述间隔中；成列的一个或多个凸块，其形成...

【专利技术属性】
技术研发人员：张聪，肖富强，许斌，吴海军，邱进添，周增钰，
申请(专利权)人：晟碟信息科技上海有限公司，
类型：发明
国别省市：上海,31