一种改善多芯片堆叠装片的结构及其工艺方法技术

本发明专利技术一种改善多芯片堆叠装片的结构及其工艺方法，所述结构包括框架基材（1），所述框架基材（1）正面设置有下层芯片（2）和“工”字型支架（6），所述“工”字型支架（6）正面设置有上层芯片（3），所述框架基材（1）、下层芯片（2）及上层芯片（3）之间均通过焊线（7）相连接，所述下层芯片（2）、上层芯片（3）、“工”字型支架（6）和焊线（7）外围包封有塑封料（8）。本发明专利技术一种改善多芯片堆叠装片的结构及其工艺方法，它在同样大小的封装内尽可能的增加空间利用率，可以更方便的布局，避免上层芯片部分区域悬空设置，避免下层芯片部分打线区域被上层芯片遮盖的问题。

【技术实现步骤摘要】
一种改善多芯片堆叠装片的结构及其工艺方法
本专利技术涉及一种改善多芯片堆叠装片的结构及其工艺方法，属于半导体封装

技术介绍
目前半导体产品的发展趋势就是小型化，密集化，在尽可能小的区域内安装尽可能多的芯片，减少空间占用，提高空间利用率，且客户需求的封装一般都有尺寸要求，因此产品的封装尺寸是受限制的，同样的的封装尺寸，多芯片堆叠装片有效的减小了封装尺寸，满足现在的发展趋势，现有对多芯片装片存在一些问题，目前有以下几种：1、多芯片装片时，装片区域不够大无法满足条件，此时需重新设计芯片或框架，且不一定能满足所需要求，如图1、图2所示，此时因装片区域不足迫使芯片堆叠布置，上层芯片部分区域悬空（圆圈位置），部分打线区域悬空，影响打线制程，使得上层芯片悬空打线区域没有足够的强度造成芯片应力断裂的问题；2、芯片堆叠装片时，由于受尺寸的限制以及下层芯片与上层芯片尺寸接近的等因素影响，下层芯片的部分打线区域容易被上层芯片的装片所遮盖。
技术实现思路
本专利技术所要解决的技术问题是针对上述现有技术提供一种改善多芯片堆叠装片的结构及其工艺方法，在有限的空间内，它可以有效的增强多芯片装片的能力，增加将本文档来自技高网...

【技术保护点】
一种改善多芯片堆叠装片的结构，其特征在于：它包括框架基材（1），所述框架基材（1）正面通过装片胶（4）设置有下层芯片（2），所述框架基材（1）正面通过贴膜（5）设置有“工”字型支架（6），所述“工”字型支架（6）正面通过装片胶（4）设置有上层芯片（3），所述框架基材（1）、下层芯片（2）及上层芯片（3）之间均通过焊线（7）相连接，所述下层芯片（2）、上层芯片（3）、“工”字型支架（6）和焊线（7）外围包封有塑封料（8）。

【技术特征摘要】
1.一种改善多芯片堆叠装片的结构，其特征在于：它包括框架基材（1），所述框架基材（1）正面通过装片胶（4）设置有下层芯片（2），所述框架基材（1）正面通过贴膜（5）设置有“工”字型支架（6），所述“工”字型支架（6）正面通过装片胶（4）设置有上层芯片（3），所述框架基材（1）、下层芯片（2）及上层芯片（3）之间均通过焊线（7）相连接，所述下层芯片（2）、上层芯片（3）、“工”字型支架（6）和焊线（7）外围包封有塑封料（8）。2.根据权利要求1所述的一种改善多芯片堆叠装片的结构，其特征在于：所述下层芯片（2）有多个。3.根据权利要求1所述的一种改善多芯片堆叠装片的结构，其特征在于：所述“工”字型支架（6）为上大下小的“工”字型支架。4.根据权利要求1所述的一种改善多芯片堆叠装片的结构，其特征在于：所述下层芯片（2）的部分区域及部分焊线（7）容置于“工”字型支架（6）下面的空间。5...

【专利技术属性】
技术研发人员：缪江黔，刘敏，朱仲明，
申请(专利权)人：江苏长电科技股份有限公司，
类型：发明
国别省市：江苏,32